Problem s zapisovanje preklapljanje dejavnosti!

A

Arik

Guest
Živjo,

Jaz sem poskušal narediti vrata raven moči z analizo Synopsys "Power Compiler.Naredim točno tako, kot je navedeno v Power Compiler User's Manual.Po prihodu v nerazvitih SAIF datoteke iz vrata ravni simulacijo in sestavljanje modela z DC, uporabite naslednje ukaze:

Koda:

reset_switching_activity

read_saif backwrd_saif_file [/ i] instance_name [/ i]

report_power

 
command doesn't annotate the all ports/nets/pins in the hierarchy ie in the lower levels of design hierarchy still remaining objects not been annotated.

Problem je, da read_saif
ukaza ne zabeležijo v vseh pristaniščih / mrež / igle v hierarhiji tj na nižjih ravneh hierarhije modela še preostali predmeti, ki niso bile zabeležene.

Citat:OPOMBA: nazaj SAIF datoteke sem že od vrat ravni simulacijo vsebuje preklopno dejavnosti za najbolj vrhunski design

 
Zdravo whizkid,Včasih sem se posreduje SAIF datoteko za simulacijo, ki usmerja na simulatorju za spremljanje pristaniščih / mrež / igle, potrebnih za oceno moči.Ali ni to dovolj, ali moram storiti še kaj?

 
Jap!Jaz sem za generiranje SAIF datoteko od vrat ravni simulacije.Potem sem ji za Power Compiler prek read_saif ukaz.Bistvo je, da report_saif ukaza kaže, ni 100% zaznambe pri vseh sub_designs v moji modela hierarhije!Mogoče je to normalno, ne vem, ampak želim vedeti, točno!Sem prebral v Power Compiler User's Guide, ki SAIF datoteke ustvarjene od vrat ravni omogoča simulacijo označitev vseh mrež za celotno načrtovanje.Vendar sem še nekaj mrež niso zabeležene v moji modela hierarhije.Poleg tega sem že PWR-36, PWR-37 opozorila!Lahko prezre ta opozorila ali moram odstraniti??

hvala za odgovor !!!!!

 
Arik wrote:

Bistvo je, da report_saif ukaza kaže, ni 100% zaznambe pri vseh sub_designs v moji modela hierarhije!
Mogoče je to normalno,
 
Ne želim uporabiti VCD tok, namesto sem z PLI vmesnik, ki je vse nastaviti ukaz za snemanje z zatičnimi info.

$ read_lib_saif ()
$ set_toggle_region ()
$ toggle_start ()
$ toggle_stop ()
$ toggle_report ()
.....

Orodja sem z uporabo:

Simulator - Synopsys VCS
za Sinteza - Synopsys DC Power Compiler

 
Cadence NCSim simulatorju lahko smetišče nazaj SAIF natively!
Prav tako je zapisano naprej SAIF datoteko.podporo za obe vrati in rtl.
Nisem prepričan, če je katera koli druga simulator je ta zmogljivost (vključno VCS).
The native podpora je zelo dobrodošla kot svojo veliko hitreje kot PLI stvari
z drugimi Simulator!

Ta native podpore je bil dodan v NCSim v IUS5.5 javnost prek tcl ukaz "dumpsaif"

rgds
-Amit.

 
Zdravo vsem in lepo, da se pridruži tukaj
Jaz sem serchning programske opreme Synopsys Power Compiler in si najti n't je povezave za prenos še vedno
I neet it's in je pomembno za mene
če kdo ve, kje bi lahko jo naložite, prosim vodič in mi pomagaj
Hvala veliko

če kdorkoli moči pomoč mi
please contact me s tem e-mail: semiticboy (at) walla.com
<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Vprašanje" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Vprašanje" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Vprašanje" border="0" />
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top