Problem s segmentacijo pri uporabi VCS

[shweta_vlsi]

Hi all, Im uporabo VCS za mojo simulacijo, ko sem pripravijo zasnovo z VCS Daje segmentacijo kriv. Im uporabo VCS2006 v RHEL3. Uporabljam ukaze $ VCS-debug file.v

 

[bigrice911]

$ VCS-debug-f file.v file.v, če je datoteka Verilog seznam, boste morali uporabiti "-f" povedati VCS ga želite zbrati, namesto, da jo obravnava kot datoteko Verilog.

 

[shweta_vlsi]

Hi bigrice911, thansks za odgovor u, Im poskuša zbrati le Verilog datoteke ni na seznamu datotek Verilog.

 

[aji_vlsi]

[Quote = shweta_vlsi] Hi all, Im uporabo VCS za mojo simulacijo, ko sem pripravijo zasnovo z VCS Daje segmentacijo kriv. Im uporabo VCS2006 v RHEL3. Uporabljam ukaze $ VCS-debug file.v [/quote] Jasno bug v orodja, preizkusili kasneje / najnovejšo verzijo. Else pošljite preizkus, ki bo vcs_support synops ... Ali to deluje brez zastave, debug? Ajeetha, CVC www.noveldv.com