problem o trenutnih ogledalo

[rockycheng]

Živjo,

Sem ugotovila, da tokovi obeh strani sedanje ogledalo (ni važno ali je to P ali N MOS) ni isto, tudi če so popolnoma enake tranzistor dimenzij.In trenutno razmerje ni enako W / L razmerje.Zato sem moral zmanjšati vrednost leve trenutnega vira dobiti pravico toka v drugo stran.Zdi se zelo čudno.Ali lahko vsakdo pomoč mi jasno?
Hvala! [/ B]

 

[alchen77]

delati vi preverite VDS je enaka tudi?
VDS je tudi parameter v sedanji enačbi.

 

[no_mad]

Hi skalnata,

Pls povej mi, u uporabljajo kakšne vrste trenutne ogledala?Ali je preprosto trenutne ogledalo?Jaz bi predlagal u za uporabo visoko-swing cascode trenutno ogledalo.Coz daje ua dobro obremenitev (gmro2) za dobiček

 

[Vamsi Mocherla]

Alchen Kot je dejal, da je pomembno ohraniti VDS enak za majhne tranzistorje dolžino zaradi učinkov kanala dolžine modulacije.Torej, poskrbite, da boste to ponoviti z večjo dolžino in vidik razmerja.Zato bi bilo bolje.

Končno, enostavno trenutno ogledala niso uporabne.Torej, poskusite cascode če želite, da imajo podobne zmogljivosti na obeh straneh

 

[jiangwp]

Mislim, da mora biti napaka za zrcalno tok za trenutno ogledalo.

V Bipolar ali Mos proces, relativna napaka v ogledalo se izboljša s povečanjem preusmerilo izhodni tok upora.

 

[Colbhaidh]

Je to za simulacijo ali dejansko Silicon?
Če dejanski Silicon postavitev je verjetno odgovoren za izravnavo.

 

[MLR67]

Dolžina modulacije je kriv, tako da boste morali narediti za povečanje cascode RDS

 

[kwkam]

Ali ste poskušali dodati upor med virom in oskrbe.Treba je pomagati, da sedanje ujemanje

 

[Konqueror]

Razlog za to je najverjetneje zaradi različnih Vds.use konfiguracijo, ki je visok Iskopavati lahko cascode ali prepognjena cascode

 

[ambreesh]

Simulacija z enakimi Vds čez 2 tranzistorji.
Vi ne spoštuje katerega koli razlike v tokove