pristanišče kartiranje in signalov v zanki

[tj.diego]

Pozdravljeni vsi! Jaz sem tu zato, ker sem zelo len in hočem, da poenostavijo svoje življenje pišem hdl kodo kogge kamna radix2 (gosti) na 8 bit, in sem bil začuden, če je mogoče opredeliti signalov in pristaniške zemljevid v zanko, da bi se izognili napisati veliko kode, in tudi, da bi izvajanje indipendet obliki število bitov! Najlepša hvala vnaprej ps i priložite kodo in sliko sem z! [PRILOŽITE = CONFIG] 55549 [/ PRILOŽITE] [PRILOŽITE] 55550 [/ PRILOŽITE]

 

[permute]

poglej v za-ustvarjajo blokov v VHDL, ali ustvarjajo bloki z genvar v Verilog. VHDL, upoštevajte, da se stvari na logičen način, medtem ko Verilog vdrl ustvarja v jezik. obe sta lahko ugnezdeni ustvarjajo bloki v nekaterih način, vendar Verilog opredeljuje vse od zunaj genvar o enem bloku. VHDL le omogoča ustvarjanje blokov, ki so navedeni v drugi ustvarjajo blokov. v VHDL, lahko določite signale konstante za notranjo uporabo, kot tudi. procesov, lahko tudi v notranjosti ustvarjajo. Imejte v mislih, da je za FPGA's, fancy seštevalnikov skoraj nikoli ne zagotavljajo ugodnosti v privzeti, ki ga dobite od samo z uporabo + b. To je zato, ker tkanina FPGA je zelo hitro poti v mestu za njih, medtem ko mora fancy seštevalnikov uporabi večinoma za splošno uporabo poti.