Povezovanje Multiply FPGA skupaj

[AB27]

Kako povezati pomnožimo FPGA skupaj s skupnimi podatki avtobusom?Kaj je signal standard naj shoose?

Število FPGA 10
Bus frekvenco 100 MHz
Bus širina 64 bit

Podprti standardi signal:
Single-Ended GTL, HSTL, LVCMOS, LVTTL, SSTL.
Differential LVDS, LDT, LVPECL, RSDS.

 

[news]

Okazuje się, że wcale nie tak wiele. Co prawda dzisiaj na płytach montuje się zazwyczaj 12-15 portów, co jest wartością niewystarczającą, ale od czego dodatkowe karty PCI-e z kontrolerami i dodatkowymi złączami? W sumie do przygotowania potrawy konieczne jest 30 … <a href="http://www.frazpc.pl/aktualnosci/576281,Jak-wiele-poczonych-ze-sob-portw-USB-potrzeba-aby-usmay-kiebask.html">Continue reading <span class="meta-nav">→</span></a>

Read more...

 

[farhada]

Vse je odvisno od tega, kaj želite storiti.

Ali želite ustvariti avtobus 74 bit podatke?Ali pa je piplelined strukturo, kadar želite uporabiti več FPGA tem obdelave podatkov.

BR,
/ Farhad

 

[Al Farouk]

če imate procesor, ki vozi avtobus te podatke nato nastavite FPGA za uskladitev s standardom isti predelovalec uporabo.vendar če vaš vezja sestavljena le iz FPGA takrat se nanašajo na listi katere opis vsake standardne in se odločite za nastaviti vse od njih, da standard, ki vam vse sistemske zahteve.

 

[AB27]

Rabim 64 bit Vodilo podatkov nekaj kontrolnih signalov, kot so čip, da izberete, branje / pisanje, prekinitev žebljički itd One FPGA deluje kot Master, drugi - Sužnji.Master sproži prenos podatkov z enim od Sužnji.

Pregledal sem listih.To je enostavno povezati 2 naprav, vendar je še vedno nejasno, kako povezati razmnoževanje naprav.Problem je - signal celovitosti.Kaj je signal standard naj uporabim?Kako odpovedati avtobus?Ali naj razdeli na manjše segmente avtobus?

 

[andy1]

Od analogni vidika, čeprav sem novi v FPGA, vendar imajo nekaj izkušenj pri visoki hitrosti, ki imajo 64 bitni avtobus vozi 100MHz, ni enostavno.Predstavljajte si vse 64 bitne, ki prehod 0-1 ali 1-0 ob istem času.Navzkrižno govori in bounce razlog je ravno v teh neverjetno prehodu.Ti navajajo, da obstajajo naprave, 10, kar pomeni fizično avtobus je treba precej dolgo, da bo premislek bo problem.Prav tako bo hitrost ure, ki jih je treba ugotoviti, kako dolgo avtobus fizično in daljši avtobus, težje teči hitro uro.

Poskrbite, da imate dobro zemljo in moč.

Ali menite, da ima stikalo namesto skupne avtobus?Podobno arhitekturo PCI Express, ki bo zagotovo izboljšala hitrost.Čeprav logika modela je malo težje s stikalom, ampak lažje električno in fizično.Mogoče je sveže lupine stikala lahko uporabite, ampak jaz res ne vem.

 

[blueagate]

Mislim, da izberete SSTL je bolje, veliko visoke hitrosti, kot so naprave, ki uporabljajo DDR SDRM SSTL standard.
Uporaba razlika signal standardom pomeni dvojno število žic, ki jih je treba obravnavati pri oblikovanju PCB, dodajanje težave.

 

[Al Farouk]

, kar potrebujete za pogled v eni od knjig Besedilo (Na voljo na forumu) govori o oblikovanju PCB visoke hitrosti, da dobite informacije, ki ste med guid design.

 

[Black Jack]

Mislim, da je prava izbira LVDS
Uporaba SERDES `s (SERializer DESerilizer) in imate LVDS link` e za 64 bit 66 MHz bus (4 x 16-bitno povezavo x 66 MHz, na primer) in spremembe na bus topologija zvezda topologije.
Lahko razvije po meri notranje SERDES v FPGA, ali pa uporabite pripravljeno čipe,
na primer iz National (http://www.national.com/appinfo/lvds/)

 

[speedoak]

AB27 wrote:

Rabim 64 bit Vodilo podatkov nekaj kontrolnih signalov, kot so čip, da izberete, branje / pisanje, prekinitev žebljički itd One FPGA deluje kot Master, drugi - Sužnji.
Master sproži prenos podatkov z enim od Sužnji.Pregledal sem listih.
To je enostavno povezati 2 naprav, vendar je še vedno nejasno, kako povezati razmnoževanje naprav.
Problem je - signal celovitosti.
Kaj je signal standard naj uporabim?
Kako odpovedati avtobus?
Ali naj razdeli na manjše segmente avtobus?