Potrebujete pomoč pri vhdl Koda za vnos

[khamitkar.ravikant]

halo vsi
i am oblikovanje kodeksa za AES sistema
kot sistem deluje na 128bit podatkov in 128 bit ključnih
Pripravljen sem vse module, ki delajo na podatkih pot 128 bitov
ampak hočem prispevek k zunanji subjekt v obliki 32bit
kot vhodno besedilo kot 32 bitni vnos podatkov simillerly ključni vložek je 32 bit in output
32 bit.
Tako vse to bi moralo priti noter s clock cikle in proizvodnje morajo delovati po notranji logiki
je več in z izhodno uro synchronus način.
da rabim pomoč v zvezi s tem, če nekateri prijatelj, pomagaj mi prosim
i bo hvaležen, da mu / ji za vrste pomoč.

primer kode

kot
Podjetje jedro je
pristanišča (CLK: v std_logic;
textIn: v std_logic_vector (31 downto 0);
keyIn: v std_logic_vector (31 downto 0);
textOut: ven std_logic_vector (31 downto 0)
);
arhitektura RTL sredice je
signal --------------------
začeti
procesa (CLK)
spremenljivka za registre ---------- --------
začeti
if (CLK ='1 'in clk'event), nato
spremenljivke, kot na primer izjave
koncu postopka;
end RTL;

somebuddy prosim pomagaj mi.
kot moja logika ne dela tukaj
kot sem poskusila veliko.
Thanks a lot

 

[Black Jack]

khamitkar.ravikant wrote:

halo vsi

i am oblikovanje kodeksa za AES sistema

kot sistem deluje na 128bit podatkov in 128 bit ključnih

Pripravljen sem vse module, ki delajo na podatkih pot 128 bitov

ampak hočem prispevek k zunanji subjekt v obliki 32bit

kot vhodno besedilo kot 32 bitni vnos podatkov simillerly ključni vložek je 32 bit in output

32 bit.

Tako vse to bi moralo priti noter s clock cikle in proizvodnje morajo delovati po notranji logiki

je več in z izhodno uro synchronus način.

da rabim pomoč v zvezi s tem, če nekateri prijatelj, pomagaj mi prosim

i bo hvaležen, da mu / ji za vrste pomoč.primer kodekot

Podjetje jedro je

pristanišča (CLK: v std_logic;

textIn: v std_logic_vector (31 downto 0);

keyIn: v std_logic_vector (31 downto 0);

textOut: ven std_logic_vector (31 downto 0)

);

arhitektura RTL sredice je

signal --------------------

začeti

procesa (CLK)

spremenljivka za registre ---------- --------

začeti

if (CLK ='1 'in clk'event), nato

spremenljivke, kot na primer izjave

koncu postopka;

end RTL;somebuddy prosim pomagaj mi.

kot moja logika ne dela tukaj

kot sem poskusila veliko.

Thanks a lot

 

[mostafa_amer]

Živjo,
To sta dva modula eno za input in output, za druge, tudi ther je paket vsebuje konstante za avtobus širin (nastavi na 128 in 32).Sem naredil bihavioral simulacijo in delajo fine, ampak prosim test jih spet in mi sporoči svoje pripombe

S spoštovanjem,
Mostafa Amer

 

[khamitkar.ravikant]

hi mostafa_amer
Jaz sem zelo zahvala ful vam za to oznako
dejansko to kodo sem samo prirejena in se uporablja in je delovala pravilno.
tudi eno težavo sem obrnjen lahko pomagaj mi ven?
pravzaprav, ko sem ustvarjajoče keyschedule, ki je okrogle tipke, ki se uporabljajo v različnih krogih, da niso dobili pravilno ujemanjem bo mogoče, če želite pogledati na problem.
bom poslal datoteke na vaš mail id, tako da lahko mi odgovorite na to.
bo ok.
hvala za vašo pomoč tako prijazni.Dodano po 1 minutirosim povej mi vaš mail id ok.

 

[vikasbb]

Živjo

Mislim u so napisali postopek izjave 3-krat, od katerih
za prvo uro transistion
Drugi za ur FSM / stanje
tretjih za dodelitev FDM o / p, da izhodno spremenljivko ...

da vse te proces blok excuting vzporedno ...