post-sinteza modelsim napake

[arbalez]

sem dobil to modelsim problem, ko simulira post-sinteza model iz quartusII.Zakaj se to dogaja?Poskusil sem spremeniti resolucijo ps 1, 1 ns, in celo nas 1, vendar še vedno simulacijo ne deluje pravilno.je to moraš storiti z VHDL kodo zasnovo in njene testbench?ali drugega orodja, povezane problem?# ** Napaka: (VSIM-3601) ponovitev omejitev dosežena v času 0 nas.# ** Opomba: (VSIM-3602) Zamude so bile okrnjene v izdelavo modela.hvala vnaprej.

 

[wadaye]

Hi arbalez,

To je zato, ker vaš design, da je vzrok to opozorilo, vendar je to tudi simulacije, povezane orodje.

Zdi se, da ste uporabili m0delsim, poskusite ncver1log ali v_c_s če jih imate.

 

[dBUGGER]

Živjo,
Mislim, da napak prihaja zaradi svoje kode VHDL.Preverite, da vidim, če ste uporabili nekaj zank v VHDL kodo.To daje včasih težave, ko ne initialized pravilno.Samo check out.

S spoštovanjem,

 

[archillios]

# ** Napaka: (VSIM-3601) ponovitev omejitev dosežena v času 0 nas.

ste morda zanke v vašem testbench brez odlašanja nadzora med zaporednimi prelazov.

simulator tako naprej starinski znotraj zanke, dokler ni dosežen max ponovitev omejitev.

 

[arbalez]

hvala za odgovor.

to je moj test klopi.it's, ki jih QuartusII.Imam tudi določene višje "iterationlimit" (namesto privzeto 5000), v modelsim, ampak jaz še vedno got isto zmota.Nisem nič dajanje v občutljivosti seznamu, zato ne bi smelo biti nobene napake zanke zamudo.ali napaka leži v samem oblikovanju kodo?

Code:LIBRARY IEEE;

USE ieee.std_logic_1164.all;ENOTI adpll_vhd_tst IS

END adpll_vhd_tst;

ARHITEKTURA adpll_arch OF adpll_vhd_tst IS

- Konstante

- Signali

SIGNAL t_sig_system_reset: std_logic;

SIGNAL t_sig_signal_in: std_logic;

SIGNAL t_sig_id_clk_in: std_logic;

SIGNAL t_sig_n_value: STD_LOGIC_VECTOR (3 downto 0);

SIGNAL t_sig_k_clk_in: std_logic;

SIGNAL t_sig_k_modulus_bit: STD_LOGIC_VECTOR (3 downto 0);

SIGNAL t_sig_xor_out: std_logic;

SIGNAL t_sig_id_out: std_logic;

SIGNAL t_sig_lock_state: std_logic;

SIGNAL t_sig_k_counter_carry_outs: std_logic;

SIGNAL t_sig_k_counter_borrow_outs: std_logic;

SESTAVINA adpll

PORT (

system_reset: v std_logic;

signal_in: v std_logic;

id_clk_in: v std_logic;

n_value: v STD_LOGIC_VECTOR (3 downto 0);

k_clk_in: v std_logic;

k_modulus_bit: v STD_LOGIC_VECTOR (3 downto 0);

xor_out: od std_logic;

id_out: od std_logic;

lock_state: od std_logic;

k_counter_carry_outs: od std_logic;

k_counter_borrow_outs: od std_logic);

END KOMPONENTA;

BEGIN

TB: adpll PORT MAP (

- Seznam povezav med pristanišči in glavni signali

system_reset => t_sig_system_reset,

signal_in => t_sig_signal_in,

id_clk_in => t_sig_id_clk_in,

n_value => t_sig_n_value,

k_clk_in => t_sig_k_clk_in,

k_modulus_bit => t_sig_k_modulus_bit,

xor_out => t_sig_xor_out,

id_out => t_sig_id_out,

lock_state => t_sig_lock_state,

k_counter_carry_outs => t_sig_k_counter_carry_outs,

k_counter_borrow_outs => t_sig_k_counter_borrow_outs

);

init: PROCES

- Spremenljivka izjave

BEGIN

- Oznaka, da se izvede samo enkrat

t_sig_n_value <= "1111";

t_sig_k_modulus_bit <= "1000";

t_sig_system_reset <= '0 ';

WAIT;

END PROCESS init;

Vedno: PROCES

- Neobvezno občutljivost seznam

- ()

- Spremenljivka izjave

BEGIN

- Koda izvaja za vsak dogodek na občutljivost seznam

t_sig_signal_in <= ni t_sig_signal_in po 435 nas;

t_sig_k_clk_in <= ni t_sig_k_clk_in nas po 13;

t_sig_id_clk_in <= ni t_sig_id_clk_in nas po 13;

WAIT;

END PROCESS vedno;

END adpll_arch;

 

[aji_vlsi]

Živjo,
Preberite njihova DOC.To sem našel v svojih doc:MTI Doc wrote:Zaznavanje neskončno nič zamudo zank

Če veliko število delte pride brez napreduje časa, je ponavadi simptom

nič zamudo neskončno zanko v oblikovanju.
Za ugotavljanje prisotnosti teh zank,

ModelSim določa omejitev, ponovitev meja ", na več zaporednih delte, ki lahko

pojavijo.
Ko ModelSim doseže ponovitev meje, ki ga izda opozorilo.

Privzeta meja ponovitev vrednost je 5000.
Če prejmete opozorilo meje ponovitev, prvi

povečanje ponovitev mejo in poskusite nadaljevati simulacijo.
Nastavite lahko ponovitev mejo

od Simulacija> Dolžina Možnosti menija ali s spreminjanjem IterationLimit (UM-506)

spremenljivka v modelsim.ini.
Glejte "Nastavitve spremenljivke, ki se nahajajo v zbirkah INI" (UM-498) za

Več informacij o spreminjanju modelsim.ini datoteke.

Če težava ne izgine, poiščite nič zamudo zank.
Zaženi simulacijo in pogled na viru

kodo, ko pride do napake.
Uporabite gumb korak za korakom skozi kodo in glej, ki

signalov ali spremenljivke se nenehno nihanje.
Dve skupni vzroki so zanke, ki je

no izstopa ali več izhodov z nič zamudo, kjer so rezultati povezani nazaj

vložke.

 

[META60]

Dear all
imam teh problemov
# ** Napaka: (VSIM-3601) ponovitev omejitev dosežena v času 0 nas.
# ** Opomba: (VSIM-3602) Zamude so bile okrnjene v izdelavo modela.
kodo v VHDL, da odmerka ni nobenih delay_mode_unit možnost v VCOM

prosim vodič mi, kaj morem storiti za rešitev tehvala
s spoštovanjem
M_taaassori