post simulacija napake PAR

[shri_95]

jaz sem poskušal teči simulacije post PAR za napravo XC2VP30-FF896.Ampak jaz sem nekaj napak, pridobivanje
ERROR: HDLCompiler: 841 - "Netgen / par / control_logic_timesim.vhd" Line 1405.Vrsta napake pri ps, pričakovani tip časa

ERROR: HDLCompiler: 705 - "Netgen / par / control_logic_timesim.vhd" Line 1405.Fizična enota ne označuje fizični tip

to je, če je to jasno kaže
Addr_LSB1_2_DXMUX: X_BUF
generičnih map (
LOC => "SLICE_X59Y155",
PATHPULSE => 396 ps --------------- ERROR line 1405
)

I am a newbie z HDL in ne more nobenega smisla iz tega.

 

[tariq786]

Če kliknete na napako, bi morala peljati na Xilinx spletno stran, ki bi lahko rešitev, ali pa uporabite google za iskanje napak s svojo številko in sporočilo o napaki.Sem bila sposobna rešiti veliko napak z uporabo na ta način.
Upanje to pomoč