Post postavitev simulacija

[AdvaRes]

Hi all,
Oblikoval sem DLL z uporabo orodja Cadence Virtuoz simulacija z Eldo je bila odlična.Ali obstaja možnost, da DLL ne bi bila postavitev functionnal po tem, ko opravljajo simulacijo postavitve post?
Postavitev bo treba opraviti z uporabo standardne lib celice osnovni element, kot so upori Transistor ...
Pravzaprav sem affraid ponoviti vse delo, spet, če je odgovor pritrdilen?

Hvala vnaprej za vaše odgovore.

 

[Teddy]

Da bi se lahko zgodilo.Pravzaprav bi lahko spremenili pogostost in uspešnost PVT.Zato je dobro, da ne post postavitev z parasitcs.
Toda, če si imel dobre rezultate v kotu simulacije in če vam dostojnega postavitev ne bi smeli imeti velikih vprašanj in bo verjetno rekel, da je v redu.Priporočamo, da resimulate kritičnih delov, kot so VCO

 

[AdvaRes]

Teddy wrote:

Da bi se lahko zgodilo.
Pravzaprav bi lahko spremenili pogostost in uspešnost PVT.
Zato je dobro, da ne post postavitev z parasitcs.

Toda, če si imel dobre rezultate v kotu simulacije in če vam dostojnega postavitev ne bi smeli imeti velikih vprašanj in bo verjetno rekel, da je v redu.
Priporočamo, da resimulate kritičnih delov, kot so VCO

 

[carv_13]

Pre postavitev simulacije ne bi odpornost in komponent kapacitivnosti upoštevati.Pomaga nam, če želite izvedeti, če vezje deluje funkcionalno.

Ko to storite postavitev, virtuoz vam omogoča, da naredite RC ekstrakcijo, ki vsebuje odpornost in vrednot, tj parazitske kapacitivnosti vrednosti.Te vam omogočajo, da ugotovimo, če bi vezje deluje, ko ste dejansko dobili storiti čip.

Ali obstaja možnost dela navada vezje po postavitev, DRK in LVS runs?.Ja možno.Vse to samo dokazuje, da je bilo vezje, določenimi pravilno.Toda zaradi učinka odpora in capacitances, obstaja možnost, da dobijo nekatere signale in s tem vpliva na vezje, ne obnašajo kot je bilo pričakovano.

-Aravind