Ponastavi na FPGA!

[speedman]

Hi all,

Jaz sem novi v FPGA in sem kupil a state komplet z spartan3.

Obstaja veliko primer razumeti FPGA, ampak vse to se povežite z zunanjimi reset na gumb.

Torej, moje vprašanje: Če sem izvajati moj design (članica stroj, Micro .....) ki ponastavim svoj hw.Ura je notranji ali zunanji, vendar se ponastavi?

Sem prebral o uporabi sinhronizacije ponastaviti, da je najboljša izbira, vendar, ki ga ustvarjajo,?

Ne vem ....

<img src="http://www.edaboard.com/images/smiles/icon_neutral.gif" alt="Nevtralno" border="0" />

 

[rberek]

Ponastavitev signala je običajno vložek za FPGA.Kako, da se je popolnoma odvisno od vas kot oblikovalec.

RB

 

[kel8157]

speedman wrote:

Hi all,Jaz sem novi v FPGA in sem kupil a state komplet z spartan3.Obstaja veliko primer razumeti FPGA, ampak vse to se povežite z zunanjimi reset na gumb.Torej, moje vprašanje: Če sem izvajati moj design (članica stroj, Micro .....) ki ponastavim svoj hw.
Ura je notranji ali zunanji, vendar se ponastavi?Sem prebral o uporabi sinhronizacije ponastaviti, da je najboljša izbira, vendar, ki ga ustvarjajo,?Ne vem ....
<img src="http://www.edaboard.com/images/smiles/icon_neutral.gif" alt="Nevtralno" border="0" />

 

[speedman]

Sem sarched na obrazcu in na samo stavek reset je:

"V nekaterih aplikacijah, da BTN_SOUTH gumb preklapljate tako mehko, da ponastavite
selektivno ponastavi funkcij znotraj FPGA. "

Torej mislim, da je za ta odbor bom ustvarila Ponastavljanje pritiskom gumba.

Ampak ....., Kako je v veliki FPGA design.

Ali obstajajo IC ustvari reset pulz?

 

[FVM]

Niste pojasni tvoj problem.A sinhronizacijo reset je zadevo FPGA design, ne strojno funkcijo.V nekaterih primerih, zunanji reset IC je lahko koristna (npr. z dvomljivo zagonu obnašanja oskrbo napetosti), vendar je to običajno ni potrebna, ker je FPGA ima notranjo POR (moč na ponastavitev), ki določa vse FFS do določene (običajno '0 ') stanju.Vzrok je ocurs pred vsako uro prisoten na FPGA, da ni potrebno, da se sinhronizirajo.

V nekaterih modelov, dodaten sinhronizacijo ponastavljene po popolni ura zagonu (vključno s PLL / DCM ure) se lahko zahteva.To je mogoče doseči s pomočjo dodatnih zagonske časa pri oblikovanju, ki opravlja systemwide reset (razen sama!) Po odštevanje.Preberite FPGA priročnikov za uporabo v zvezi s POR in začetno stanje registrov, pretehtati približno to, ter da boste našli rešitev.

 

[speedman]

OK, razložim myn dubt.

V meri vozilu in zunanje pin je posvečena ponastavite moč IC.

Tako sem napisal moj vhdl src s sinhronizacijo ponastaviti.Toda v začetnih kompletov ni pin ali IC ponastaviti.

Obravnavo vloge seznanjen o FPGA (Spartan 3e Starter kit) je napisano, da nobena reset je potreben, saj FPGA ponastaviti vse notranjo logiko po konfiguraciji.

Kaj naj naredim?

Brisanje mojega Ponastavljanje src ali maintein to?

Če je pravi način, če zdaj Im delajo na FPGA izvajanje pa bi prehod na resnično uporabo?

Kaj naj naredim z reset pin?

Upam, da sem pojasniti moje dubt ....

 

[FVM]

Da vidim.Drugi odstavek v moji zgoraj objava je posvečena možnost ustvarjanja notranjega Sinkroni Ponastavljanje pridobljenih iz POR.Vendar pa se lahko popolnoma odveč v vaši prošnji.