Pomoč PLZ! FPGA ura ustvarja uro iz vhodnega ure

[fallingrain_83]

Pozdravljeni vsi Želim odpi ure iz vhodnega uro, ki ima manj frekvenco Poskušal sem te, vendar to ne deluje modul (CLK, ...) vnos CLK / / povezan C9 pin Spartan3 XC3S200 reg [00:25 ] count; registracija clk2, allways @ (posedge CLK) začeti računati

 

[FvM]

Če odstranite 2. vedno blok, design je v bistvu deluje kot 2 ** 26 delilnika ure.

 

[fallingrain_83]

ampak moram s.th v moji vedno blokirajo, če sem odstraniti, da moram Chek clk2 jih, če in imam napako s to sintakso: lways @ (posedge CLK) začeti računati

 

[FvM]

Vsaj boste morali odstraniti clk2

 

[yanzixuan]

ampak moram s.th v moji vedno blokirajo, če se odstranijo, da moram Chek clk2 jih, če in imam napako s to sintakso: lways @ (posedge CLK) začeti računati