Pomoč na CRC za USB

[rjin]

Zdravo,
jaz sem novi v VHDL in trenutno delajo na zasnovi USB SIE kontrolorja, vendar
sem obtičal na CRC del.Ive 'preizkušen to s pomočjo ustvarjanja bit serijski pristop pa precej
didnt zaslužiti rezultatov (i uporabljeni primeri iz "CRC v USB" whitepaper). Bi lahko kdorkoli pls opozori moje napake, hvala.

Koda:library IEEE;

Uporaba ieee.std_logic_1164.all;Podjetje crc5 je

pristanišča (CLK: v std_logic;

RST: v std_logic;

stuffed_data: v std_logic;

out_crc5: ven std_logic_vector (4 downto 0));

end crc5;arhitektura crc5 za crc5 je

signal crc5_state: std_logic_vector (4 downto 0);

začeti

procesa

spremenljivka shift_register: std_logic_vector (4 downto 0);začetiPočakajte clk'EVENT IN CLK ='1 ';crc5_state <= shift_register;

out_crc5 <= ni crc5_state;če RST ='1 'potemshift_register: = "11111";

out_crc5 <= "11111";Elsecrc5_state (4) <= crc5_state (3);

crc5_state (3) <= crc5_state (2);

crc5_state (2) <= crc5_state (1) XOR stuffed_data XOR crc5_state (4);

crc5_state (1) <= crc5_state (0);

crc5_state (0) <= stuffed_data XOR crc5_state (4);

shift_register: = crc5_state;konca, če;koncu postopka;end crc5;

 

[zape]

Priporočamo vam, da poiščete v Xilinx mestu.Obstaja vloge seznanjen in Perl skript, ki ustvari samodejno vhdl kodo.