pomoč glede načrtovanja mešano, kjer smo VHDL in Veril

[haneet]

Guyz does any1 znanje anythng o mešanih kodiranja, če je tako VHDL in Verilog ki se uporabljajo za oblikovanje ....

Jaz sem moral uporabiti, vendar ne sanja ..

Haneet

 

[vlsi_whiz]

V mešani metodologiji oblikovanja, kjer ste modelov ali module napisane v
tako VHDL in Verilog, morate najprej sprejeti, da se odloči, kateri jezik
boste uporabiti za top-modul ravni.

Na primer - Če nameravate uporabiti za VHDL vrhunskih modulov, potem lahko uporabite za Verilog modulov nižjo raven, torej, lahko začnete modela od spodaj navzgor (design najnižji modula in nato nadaljujte navzgor proti vrhu ).

Verilog se lahko uporabljajo za najnižjo (listov) in moduli za malo drugih modulov
naslednjo stopnjo hierarhije.Nato lahko uporabite za VHDL vrhunskih modul, kjer si
instantiate nižji ravni modulov.Ta Seveda je odvisno od jezika, ki ga
so dobri in se udobno s.Lahko naredite tudi obratno ...VHDL za uporabo
nižji listov modulov in Verilog za top-moduli ravni.

Moraš biti previden o parametrih in Generics uporabljeni pri snovanju in
tudi, kako boste instantiate, tako da pristanišča ne zaslužiti mešani
gor.

 

[haneet]

thnkx stari!

Imam jasna slika ...in im sposoben zagnati kodo uspešno, ampak jaz dont razumeti whtz uporabo te vrste projektiranja