Pomagajte mi izvajanje visoko natančnost sistema z XUP plošč

[Alex02]

Pozdravljeni vsi, Imam dve Xilinx plošč: XUPV2-Pro in XUPV5-LX110T. In želim izvajati optimizirano sistem, ki potrebuje izračune, kot na primer: sinus, kosinusna, Koren div, mul in inverzijo matrike. Prav tako zahteva veliko natančnost pri podatkih, mislim, v nekaterih primerih potrebuje računalništvo z deset decimalk. Imam malo izkušenj v VHDL in PPC (Dodajanje carinske IP k PLB in OPB) z XUPV2P. Rekel bi, da sem bolj seznanjeni z XUPV2P kot XUPV5L. Vendar pa nisem naredil sisteme, ki zahtevajo visoko natančnost z FPGA (naj uporabljam plavajočo vejico ali trdne točke?). Imam idejo o tem, kako je lahko strojna zasnova sistema (ustvarjanje carinski IP-ji), vendar imam veliko dvomov glede na platformo (XUPV2 ali XUPV5?), Izvajanje zaradi visoke natančnosti in orodja, da moram uporabiti. Rad bi, da bi kompaktno, učinkovite in visoko natančnost sistema, ki temelji na FPGA. Zato bi bil hvaležen, če lahko kdo da nobene smernice ali nasvete. Hvala vnaprej, Alex

 

[Scrts]

Nisem prepričan o Virtex-II, ampak AFAIK ni podprta z najnovejšo različico ISE, tako da bi bilo bolje uporabiti Virtex-5, ker je najnovejša ISE VHDL podporo leta 2008 in nove libs math. Ponavadi je za preproste matematike je numeric_std lib uporabljajo, vendar obstaja več libs zdaj, preverite jih [URL = "http://www.vhdl.org/fphdl/"] TUKAJ [/URL].

 

[Dave_PL]

Mislim, ISE ne podpira VHDL2k8. Definitivno XST ne podpira. Torej za to je samo Riviera-PRO/Active in Synplify mislim. PowerPC izgleda lepo razmišljajo operacij s plavajočo vejico. Vendar pa ne določa, kako hitro želite izračunati. Jaz vekanje povedal kateri odbor bi morali izbrati, ampak, če se odločite XUPV5 pregled [url = http://www.fpgadeveloper.com/] FPGA Developer [/url]

 

[Alex02]

Hvala za odgovore.

, da bi bilo bolje uporabiti Virtex-5, ker je najnovejša ISE podporo VHDL-2008 se uporablja in nove libs matematike za preproste matematike numeric_std lib, vendar pa obstaja več libs zdaj, jih preverite tukaj

tudi jaz mislim, da bi Virtex-5 dobra lastni izbor, in čeprav nisem imel veliko izkušenj s tega foruma se zdi podobno Virtex-2P v nekaterih stvareh. V zvezi s povezavo, nisem videl nobene izvorne kode debugged za orodje, da sem imel Xilinx 10,1. Kakorkoli že, mislim, da bi bilo koristno za moj sistem.

Definitivno XST ne podpira. Torej za to je samo Riviera-PRO/Active in Synplify mislim

Misliš, da ne morem ustvariti design VHDL z VHDL2k8 in ga dodate kot periferne v PPC ali microblaze, kajne?

ne določite, kako hitro želite izračunati

Podatki, ki dobim je 1 kHz (frekvenca vzorčenja), vendar obdelava signalov ima visoko računski stroške. Zato mislim, da bo primerna PPC, vendar želim prožen sistem, ki se lahko prilagodi različnim arhitektur. Bral sem o sistemu Generator za obdelavo signalov digitalno, kaj menite o tem orodju? Hvala! Alex

 

[Dave_PL]

Misliš, da ne morem ustvariti design VHDL z VHDL2k8 in ga dodate kot periferne v PPC ali microblaze, kajne Alex

Ja?. Ive le poskušal uporabiti Preprosto "proces (vse)" v ISE 12.3, vendar to ni sinteze zaradi napake. Vendar pa lahko dodate nove pakete fixed_pkg ali float_pkg vaših modelov in ga sintetizirali. Več si lahko preberete tukaj: [url = http://www.eda-stds.org/fphdl/] VHDL-2008 Podpora knjižnica [/url]

sem bral o sistemskem Generator za digitalno obdelavo signalov , kaj menite o tem orodju?

Njegova zelo lepo orodje. Obstaja veliko primerov / delavnic na Xilinx mestih razmišljajo, GS in XUPV5 tudi z HIL - strojna oprema v zanki, vendar le z JTAG (še vedno lepo).

 

[Alex02]

Mislim, da bo uporabil XUPV5. Glede VHDL leta 2008 in orodja: sistem Generator, ki Riviera-PRO/Active in Synplify, bom videl kako jih lahko uporabite za izvajanje sistema. Ali obstaja eno orodje ali stvar, ki bi mi zdi, da ne sine, x ^ (3/2), div, mul s plavajočo vejico operaterji, ki uporabljajo ta svet? Hvala! Alex

 

[rockybc]

Zdravo, fantje, ki sem ga pravkar dobil XUPv5 desko in sem rabil, da uporabite Virtex 4 FPGA in ISE 9.1. Všeč mi je ISE 9.1, vendar pa je nekaj napak sklepati, ko sem preslika program v Virtex 5 napravo, tudi jaz bi rad, da spremenite na zadnjo. Po mojem mnenju bi ISE 12.3/ISE 12.4/ISE 13.1/ISE 13,2 bilo dobro. Mimogrede, jaz izvaja izračun matematike v Virtex 4 naprave pred nekaj meseci, do konca mojega project.And Wave Control sem rabil Cordic IP jedro, ki jih je ISE (jedro generator). Lahko dobite natančnost, povzroči IP jedro lahko podpira do 32 bitov. Pred izvajanjem algoritma matematike z Cordic jedra IP, samo si oglejte v PDF od Xilinx, ki se imenuje "Xilinx logika jedro, Cordic v3.0", in bi lahko našli način, da ga uporablja. Oblika podatkov jedro uporablja le zelo posebnega. Če niste mogli najti PDF, samo napisati sporočilo rocky.rockychan @ 163.com , in bi vam poslali dokument. Prav tako sem rabil IP FPU z ISE, in to je zelo koristen. Samo še poskusiti.

 

[Alex02]

Hi rockybc, hvala za komentar, bom videl, kaj ste rekli. Vredno je rekel, da sem našel orodja, kot flopoco kar je zanimivo narediti plavajočo vejico jedra in tam je tudi FPU jedro v opencores.