Pomagaj mi s svojo kodo, Verilog, da je združevanje bitov podatkov

[Bartart]

Hola! to je moja koda, kot lahko vidite moje delo je, da concate delne bitov podatkov XXX1XXXX kjer je x podatki iz cntDataIn MCirqMask [07:05]

 

[dinnu]

Hello si lahko samo napišete kot MCirqMask

 

[Big Boy]

Najlažje bi bilo, v tem primeru: MCirqMask

 

[eda_wiz]

[Quote = Big Boy] Najlažje bi bilo, v tem primeru: MCirqMask

 

[Big Boy]

Če se ta prevede kot LUT ali diskretne ALI, res! Vendar pa bo veliko sintetizatorji današnji mogli prevesti ALI vrata, s konstantno vhodi, na enostavno logiko (x ali 0 bo pa preprosto x in x ali 1 bo pa tako enotnega notranjega Vcc). Torej, bi to lahko preprost način, da preizkusite svoje synthesizer Če pogledamo na ustvarjen RTL kodo.

 

[cawan]

To ni velik problem. Strinjam se s točko dinnu: MCirqMask