pojasnilo

P

pavanvkulkarni

Guest
zdravo,
Imam copule za pojasnila, da zahteva:
1) Ko smo zaradi RTL shematični posebej izvajanja, kaj naj pričakujemo? ..je vedenje kodiranje boljše ali strukturne kodiranje boljše glede na to, kako majhen RTL shematično prikaže ....V idealnem primeru mislim strukturne izvajanju bi moralo mi enostavnejši strojne opreme v primerjavi z letom vedenjske, vendar menim, da je obratno, v praksi ....

Please correct me if i'm wrong 2) Ali obstaja način, da bi vrata ravni shematično v orodje Xilinx ....Jaz sem trenutno ukvarja z ISE 7.1i .....Prav tako ni nobene določbe, da si ogledate "kritična pot" v mojem izvajanju .....to je: pot, ki povzroča največje zamude pri izvajanju.

3) smo pisal kodo, .. (kar velik ... okoli 2000 vrstic) in debugged to primerno, dokler smo ugotovili, da vedenjske simulacijo in Post kraj in simulacijo poti rezultate tekmo (z uporabo Modelsim )....vendar kljub temu smo ugotovili, da po prenosu je na FPGA ne moremo dobiti želenih rezultatov ......
Imate kakšen predlog, kako iti o tem zdaj ??...
Hvala,

Pavan

 

Welcome to EDABoard.com

Sponsor

Back
Top