M
marika_ece
Guest
Pozdravljeni vsi!
sequential statements in VHDL.
Jaz sem zmedena s, če pa še
zaporedne izjave v VHDL.
Ex.1 Pri gradnji spodaj
if (condition1), potem
statements1
še
statements2
konca, če;
(statements2) are executed regardless whether condition1 is TRUE or FALSE?
so izkazi na podlagi drugega
(statements2) so glede na izvajajo, ali condition1 je TRUE ali FALSE?V programskem C, drugi so izjave izvajajo samo, če, če pogoj napačen.
Ex.1 Pri gradnji spodaj
if (condition1), potem
statements1
elsif (condition2), potem
statements2
elsif (condition3), potem
statements2
konca, če;
statements executed once their corresponding condition is true?
Vsi elsif
izvajajo izjave enkrat ustrezni pogoj je res?Ali pa je tako kot v C, da se samo prvi, ali oziroma elsif izjava, ki has a true condition je glede na izvršena, ali uspeh elsif pogoji are res?
Upanje slišati od vas.
Hvala,
Marika
sequential statements in VHDL.
Jaz sem zmedena s, če pa še
zaporedne izjave v VHDL.
Ex.1 Pri gradnji spodaj
if (condition1), potem
statements1
še
statements2
konca, če;
(statements2) are executed regardless whether condition1 is TRUE or FALSE?
so izkazi na podlagi drugega
(statements2) so glede na izvajajo, ali condition1 je TRUE ali FALSE?V programskem C, drugi so izjave izvajajo samo, če, če pogoj napačen.
Ex.1 Pri gradnji spodaj
if (condition1), potem
statements1
elsif (condition2), potem
statements2
elsif (condition3), potem
statements2
konca, če;
statements executed once their corresponding condition is true?
Vsi elsif
izvajajo izjave enkrat ustrezni pogoj je res?Ali pa je tako kot v C, da se samo prvi, ali oziroma elsif izjava, ki has a true condition je glede na izvršena, ali uspeh elsif pogoji are res?
Upanje slišati od vas.
Hvala,
Marika