Pojasnilo o, če pa še VHDL izjave

[marika_ece]

Pozdravljeni vsi!
sequential statements in VHDL.

Jaz sem zmedena s, če pa še
zaporedne izjave v VHDL.
Ex.1 Pri gradnji spodaj
if (condition1), potem
statements1
še
statements2
konca, če;
(statements2) are executed regardless whether condition1 is TRUE or FALSE?

so izkazi na podlagi drugega
(statements2) so glede na izvajajo, ali condition1 je TRUE ali FALSE?V programskem C, drugi so izjave izvajajo samo, če, če pogoj napačen.

Ex.1 Pri gradnji spodaj
if (condition1), potem
statements1
elsif (condition2), potem
statements2
elsif (condition3), potem
statements2
konca, če;
statements executed once their corresponding condition is true?

Vsi elsif
izvajajo izjave enkrat ustrezni pogoj je res?Ali pa je tako kot v C, da se samo prvi, ali oziroma elsif izjava, ki has a true condition je glede na izvršena, ali uspeh elsif pogoji are res?

Upanje slišati od vas.

Hvala,

Marika

 

[FVM]

Citat:

V programskem C, drugi so izjave izvajajo samo, če, če pogoj napačen.

 

[gck]

To je natančno tako kot C programskem jeziku.

 

[marika_ece]

Hvala za vaše odgovore.

 

[Sameh Yassin]

AA,
Dragi Marika:
Je zvoke, ki ste novi na VHDL, najbolj pomembna stvar opozoriti, je, da ste opisujejo železnina, tudi obstaja nekaj osnovnih differences bewteen HDL in programih za programiranje.
Vedeti morate, da ko si wirte ", če staement" v VHDL, kar pomeni, da ga uporabljate multipleksor iz virov FPGA.
Vendar pa "če statement", je enako funkcijo v obeh VHDL in software, vendar je osnovna difference that rečemo "Incomplete če", jaz bom samo write primer za prikaz razlike ..
Če je (input = '1 '), potem
output = "0"
konca, če;
ta mir kod je več kot v redu, ko pisati v C, vendar v VHDL rabiš 2x1 multiplekser, ki ima le en vhod, kar pomeni, da, kako naj se obnašajo, ko multipexer intput = "0", tako da bo sintetizator dodali zapah z drugimi intput tako, da ko = '1 'izhod bo vhodni zapah prejšnje vrednosti ..Če želite, da bi obvladali teme, kot so to morate študija naslednjo temo "HDL sinteza", ki opisuje opertaion za sintetizator in kako tudi oblikovanja vnos je razporejena v strojno opremo.

Najlepše želje za vas,
Sameh Yassin
Cairo University

 

[oursriharsha]

[QuoteIf želite, da bi obvladali teme, kot so this vam mora preučiti naslednje temo "HDL sinteze", ki opisuje opertaion za sintetizator in kako so naše vezij is razporejena v strojno opremo.[/ quote]

Moči u prosim spodbuditi mi nekaj dobrih virov, kjer lahko dobim glede sinteze HDL, za jezik, ki jih uporabljamo.

Hvala vnaprej.