PLL problem - SIG, da COMP V prvi fazi med spremembami

[Carl]

Hi, vsak,

Oblikoval sem eno PLL z 4046, VCO je določen na medfrekvence 8 MHz z exter delilnika za 1024, in filter je preprost-lag filter svinca.

Zdaj problem je frequecy je zaklenjena dobro, vendar faza med SIG in COMP V spremeni, ko spremenim vložek freuqency.

Mislim, da je treba spremeniti filter za aktivno filter, da bi tipa 2 sistema, tako da ni stalno fazo napak.Je to pravica?

hvala vnaprej

 

[keith1200rs]

Zdi se mi, da se spomni obstajata dve fazi primerjav v 4046 - eden ne vzdržuje fazi, ki bo ohraniti nič stopinj fazo.Poskusite druga za tistega, ki ga trenutno uporabljate.

Keith.

 

[Carl]

keith1200rs napisal:

Zdi se mi, da se spomni obstajata dve fazi primerjav v 4046 - eden ne vzdržuje fazi, bo druga ohrani nič stopinj fazo.
Poskusite druga za tistega, ki ga trenutno uporabljate.Keith.

 

[biff44]

Ti govoriš malo izravna faza napako, ki je stalno ali velik faza napake, ki se giblje okoli, če dih na vezje.V primeru pozneje, bi sumite, da PLL ni res zaklenjena.

V prvem primeru, ja, obstaja majhna statična faza napako, razen če imate bodisi o vključitvi op amp, ali neke vrste dajatev črpalka za dajatev up kondenzator s povprečno napetost je potrebna za vzdrževanje frekvenco zaklepanje.Problem je, da ta faza statične napake, ki ohranja pošiljanje impulzov, da VCO zaklenjeno nastane tudi veliko stranskega RF ostroge.Da bi zmanjšali stranskega ostroge, želite širino impulzov napake fazo iti na ~ nič.Da bi to dosegli, morate integrator nekje.

Rich
Maguffin Mikrovalovna LLC
www.MaguffinMicrowave.com