PLL časom umirjanja

[hltll]

Živijo, vsi,
Jaz sem oblikovanju PLL zdaj.Ko sem naredil TRAN simulacija PLL, problem encoutered.Mi lahko dobite od papirja ali knjigo, ki PLL časom umirjanja je približno 3/bandwidth.Vendar pa ob zagonu za PLL, faza med VCO in ref ni znan, bo problem, če fref> fvco, medtem faza ref lag vco.That pa zato, idealy, fref> fvco, cp morajo se polnjenje za povečanje pogostosti VCO, ampak na začetku, faza VCO vodi sodnik in tako cp je razrešnico, dokler sodnik vodi VCO.Moje vprašanje je, da kako se lahko izognemo to problem?Ali pa, če se ne moremo izogniti tega problema, kako lahko ocenimo ta čas ali zmanjšanje tokrat?

Hvala

 

[AdvaRes]

Na vnos PFD, preprosto swap ref signal in povratne informacije signal.

 

[biff44]

Nisem prepričan, če sem undertand tvoj problem, vendar se sliši kot želite, integrator kondenzator za pristop pravi zaklenjene frekvence iz ene smeri.Če je to res, lahko precharge kondenzator na želeno točko začetka (z nekaj visoke impedance uporov), in nato pustite, PLL sčasoma nad-it ride.

 

[hltll]

Hvala za odgovor.
AdvaRes `s predlogom se preprosto zamenjavo ref signal in signal povratne informacije, vendar na začetku PLL, ne vemo, kaj je dejansko stanje.Mogoče mi ni treba swap dva signala ali moramo swap dva signala.Če bomo uporabili ta suggetion, kako lahko poskrbite, da moramo to storiti?
Biff44, absolutno, da ste dobili moj problem.Vendar pa se lahko vaš komentar rešiti pogostost razliko, ampak moj problem je, kako rešiti fazne razlike?Kako lahko naredim, da integrator kondenzator za pristop pravi zaklenjena frekvenco od pravo smer?

 

[AdvaRes]

hltll napisal:

Hvala za odgovor.

AdvaRes `s predlogom se preprosto zamenjavo ref signal in signal povratne informacije, vendar na začetku PLL, ne vemo, kaj je dejansko stanje.
Mogoče mi ni treba swap dva signala ali moramo swap dva signala.
Če bomo uporabili ta suggetion, kako lahko poskrbite, da moramo to storiti?

Biff44, absolutno, da ste dobili moj problem.
Vendar pa je lahko vaš predlog rešiti frekvence razliko, ampak moj problem je, kako rešiti fazne razlike?
Kako lahko naredim, da integrator kondenzator za pristop pravi zaklenjena frekvenco od pravo smer?

 

[hltll]

Hvala tor AdvaRes `s odgovora.
Vendar se zdi, da niste dobili moj problem.Moj problem je, da: na začetku, od razlike frekvenc, bi morala PLL dajatev ali izpuščanja, ampak od razlike faze, PLL je razrešnica ali dajatev.Ti dve situtaiton je nasprotno.KajDoda 3 minute:Additionly, ko PLL pooblastila, bo PLL začela način AFC in šele nato začne normalno časom umirjanja.Zato začetno napetostjo za VCO, približno preddvorne / 2.

 

[AdvaRes]

hltll napisal:

Hvala tor AdvaRes `s odgovora.

Vendar se zdi, da niste dobili moj problem.
Moj problem je, da: na začetku, od razlike frekvenc, bi morala PLL dajatev ali izpuščanja, ampak od razlike faze, PLL je razrešnica ali dajatev.
Ti dve situtaiton je nasprotno.
Kaj
Doda 3 minute:
Additionly, ko PLL pooblastila, bo PLL začela način AFC in šele nato začne normalno časom umirjanja.
Zato začetno napetostjo za VCO, približno preddvorne / 2.

 

[biff44]

V starih časih, nazaj, ko je bil Hector še mladiča, smo dejansko swept tuning napetost VCO z sawtooth rampo.Tako je bilo zagotovljeno, da si VCO frekvenco bi sčasoma izboljšala svoje poti znotraj vašega zajemanje območju PLL, in zavarovati Zapor.PLL dobiček konstante so bile takšne, da ramping input (samo določen enosmerni tok za integrator), bi mogoče odpraviti z detektorjem faza, ko je bila ustanovljena dejansko ključavnico.

 

[hltll]

Najprej sem morala hvala za vaš odgovor, AdvaRes in biff44.
Imam AdvaRes `s predlogom, menite, da začetno frekvenco razlika je majhna, tako majhna, lahko signal model delo tukaj.Ampak, če ne morem uporabiti veliko ICP in kaj `s slabše, bandwidth je majhna kot 50 kHz, zaradi 500KHz reference.In medtem, naj naredim časom umirjanja manj o 120u.Kako lahko obljubim tokrat?
Od biff44 `s odgovoru sem dobil, da časom umirjanja PLL vsebuje dva dela, prvi je velik signal, katerega čas je odvisen od ICP, in zadnji je majhen signal, katerega čas je odvisen od pasovne širine in PLL fazi marging.In moja naloga je, da če želim doseči hitro časom umirjanja v najkrajšem možnem času, podlage, na 50KHz pasovne širine in 100uA ICP (ki so največje), kaj lahko storim?
Hvala,