Please svetovanje glede oblikovanja naslednje RAM!

[jeremylbt]

Sklicujoč se na priloženi diagram blok design:<img src="http://www.freeimagehosting.net/uploads/52b8a7b804.jpg" border="0" alt="Please advise on the following RAM design!!!" title="Prosimo, svetovanje glede oblikovanja naslednje RAM!"/>Ali smo sposobni doseči naslednje korake v 1 uri cikel?

Podatki iz enotnega RAM pristanišča in dvojno RAM pristanišča je prebral, je dodal in napišite rezultat nazaj na enotni RAM pristanišče vse v 1 uri cikel.Je to mogoče?

Sem simuliranih projektiranja in od časa simulacije se zdi izvedljivo.Sem narobe na kakršen koli način?

Prosim svetuje.Hvala.

 

[kvingle]

ste hkrati pisno \ obravnava ena od pristanišča RAM je to typo?
Mislim, da ste zamenjati nalepko RAM v pic.
Ne verjamem, da ga lahko doseže v eno uro.
ker bodo podatki iz RAM daj izhodna vrata po uro iz zamudo ... in potem boste mogli navada shraniti istih podatkov v ram do naslednjega CLK roba ...
normalno simulacija ne bo prikazal takšne razlike, saj ne upošteva različnih del zamude dejanske strojne opreme ..
poskusite post in pot simulacijo.

 

[jeremylbt]

Hvala za vaš odgovor.Številke so laballed kot je bilo predvideno.Mogoče jaz ne bi dal Rd / Wr Addr v enotnem ram pristanišča.Moral bi dal samo "Addr".

Kakorkoli sem teči časovni simulacijo po post-and-pot in rezultati simulacije kažejo, da lahko berem, dodajanje in pišete na isti naslov v 1 uri cikel.Ne razumem, zakaj je dobro.