Oblikovanje PLL z FPGA za končni projekt leta!

[arbalez]

Želim vaše mnenje o oblikovanju vse-digitalni faza zaklenjena zanka. je dokaj enostavno za končni projekt leto? ali je vredno, da bo končni projekt leto? moj predavatelj rekel, da je enostaven za oblikovanje takšne PLL z FPGA. in analogni ena je bolj nepopustljiv. zato bi moral nadaljevati ali zasnovo analogni eno? Prosimo, da napišete vaš predlog. TQ.

 

[arunragavan]

tudi oblikovanje ADPLL je nekako preprosta .. tudi wot u se morajo zavedati, so osnovni buildin bloki v ADPLL Prvi je PFD sledi nizko filter mimo in na koncu DOC - digitalni nadzorni osciloskopa. Poskusi, da simulira teh blokih u wud dobiti izhod za ur ADPLL .. tako fazo in frekvenco je zakleniti. Imam nekaj gradiva o ADPLLs .. i lahko jih naložite, če je potrebno. v zvezi,

 

[arbalez]

Mislim, da ga potrebujejo. lahko prosim upload datotek? pa pisanje VHDL kodo za adpll Grozničav enega? hvala.

 

[arunragavan]

No tukaj je dokument, ki vsebuje informacije o fazi ADPLLs Digital zaklenjenih Loops Mike DeLong 13. maj 2004 Topic tema za ta tehnični dokument bo FPGA izvajanje digitalnih fazni zaklenjene zanke. Upam, da to vam pomaga, da v zvezi,