O simulira zbrati netilst z Modelsim

G

gaom9

Guest
Živjo,
Spoznala sem na vprašanje o uporabi modelsim za simuliranje netlist po sintezi (izračunati).
Po uporabi DC za sintezo modela (samo zbirati brez DFT ali drugim postopkom), sem dodal izhodno verilog netlist od DC, na STD celic knjižnica (tsmc18.v) in testbench do modelsim, da preverite, če je načrtovanje lahko obdržijo funkcije po sintezo, vendar pa ne uspe, je večina proizvodnje "XXXXX".
I uporabite fm za preverjanje, če so RTL in netlist po sintezi enakovredno spričevalo, in je uspešen, dva pa sta enakovredna.DC poročila ne kakršne koli uleknine (ne držite določi) in napake
Zakaj?Je še kaj bi moral posvetiti pozornost, ko simulira te netlist, prosim?

Lahko katera koli od daj mi nasvet, prosim?

Hvala!
S spoštovanjem!

 
preverite ponastavljene vrednosti signalov.
če u življati poljuben pomnilnik komponent inicializirati it ....
najti izvor "XXX".
To je lahko posledica TB tudi bcoz to Navada odražajo dejanske zamude, kakor je hw obnaša v časovni simulacijo ..
tako da je CLK odloži v TB ..

S spoštovanjem,
Shanmugavel

 
Zdravo, shanmugaveld
Nisem dodati STD zamude s simulacijo.Pravkar sem dodal zbrati netlist, tehniki knjižnico verilog datoteke in testbench za modelsim.
Če naredim takšno simulacijo, je treba dodati SDF (pridobljeni iz DC) do modelsim dobiti pravico rezultat?
Obstaja veliko ovnova in romi v moji načrtovanje in simulacija datoteke ovnova so bile dodane v simulacijo, je romi je bila inicijaliziranih z inicijaliziranih datoteke, ustvarjene iz Artison orodja.
Rekel si "da CLK odloži v TB", ne pomeni, da dodate nekaj zamude pri TB CLK?Ali, da spremenite frekvenco za CLK?

Hvala!
S spoštovanjem!

 
Moraš najti koren X, kjer je prihajajo.in sprejeti posebne rešitve, da to popravimo.
Mogoče CLK, morda xfilter,
itd
 
Hvala, WzWzWz.
Misliš, jaz bi moral spremeniti testbench določiti XXX v pripravijo simulacijo ali po simulacijo, je to prav?
Mislil sem, naj dodamo isti testbench na RTL in zbrati simulacije in dobil iste rezultate pred, tako da se zagotovi delovanje modela.

Hvala!
S spoštovanjem!

 
Kot je dejal z WzWzWz obstajajo različni razlogi, najprej morate poiskati vzrok za "XXX" ...

če se zaradi ure u treba nemudoma ure ni potrebno, da spremenite frekvenco ..

 
Živjo,
Imam preizkušen veliko metoda za določen "XXX", zamude th ura, spremenite reset signal, vendar je "XXX" je še vedno tam.In ko sem spremeniti urni frekvenci, poreklo "XXX" se bo spremenilo.in ko so nižje frekvence, se "XXX" bo prihaja prepozno.Frequency = 100,
the "XXX" prihaja na 24 ur po nastavitvi.Frekvenca = 50m, v "XXX" prihaja na približno 4500 ur po nastavitvi.Sintezni frekvenca je 100MHz in ni Neživahen obstaja, in v te ure, rezultati so v redu.
Kako lahko to popravimo?

Hvala!
S spoštovanjem!

 

Welcome to EDABoard.com

Sponsor

Back
Top