Nizka pripravljenost sedanje

[lqy]

Moram design analogna vezja z nizko stopnjo pripravljenosti sedanjega, to je, v pripravljenosti, vse blok je treba zaustavitve, napajalnik 20V, in nadzor pin je CMOS logiki, jaz ne hwo za načrtovanje , kdo bi lahko mi nekaj dobrih idej?

 

[lqy]

Bi lahko kdorkoli pomoč mi?Rabim vašo pomoč.

 

[wholx]

imaš signal pripravljenosti ali zaprtje?če vi delati, je enostaven za uporabo nekaterih nespecializiranih delov z zaustavitvijo način ali da samo stikalo za napajanje, ki je nadzor, ki shutdown signal.

 

[lqy]

Hi, wholx, ni lažje nadzorovati, saj CMOS je naprava nizko napetost (5V), in ga ne morejo nadzirati 20V napajanja.

 

[ablue]

lahko vdelate LDO v vaš sistem?

 

[Btrend]

lqy wrote:

Hi, wholx, ni lažje nadzorovati, saj CMOS je naprava nizko napetost (5V), in ga ne morejo nadzirati 20V napajanja.

 

[piao]

kako približno proces, mislim, kako Abou kanal dolžino naprave.drugače, tudi izklopite vezja, lahko pride do uhajanja velika.

šele raba ravni transformator poskusite najprej.