nič odlašanja časovno razporeditev po omejene optimizacije v FPGA?

[jkfoo]

Živjo,

I instantiate a Coregen seštevalnik ustvarjene v moj načrt, sintetiziranih s pomočjo FPGA Express.Časovne razporeditve poročilo kaže nič časovni odlašanja na tem seštevalnik, ki ni pravilna.Dejanske zamude, lahko samo, če se po mestu in pot.Vsakdo ve, zakaj?Thx.

 

[Skynet]

Zdravo jkfoo,

Preden začnete za sintetiziranje modela z uporabo FPGA Sythesize orodja, morate konfigurirati vseh omejitev, kot so načrtovanje hitrosti ventilatorja-v, fan-out,
itd, in sicer na sintetizator bo pokazal nič zamudo pot, če ne nastavite omejitev.

spoštovati,
Skynet

 

[Nobody]

Coregen wrape je xilinx primitivne celice znotraj FPGA-express sprejmejo kot črno-box in ni časovno razporeditev info zagotovijo, da ob predpostavki 0 delta.

 

[jkfoo]

Hvala za odgovor.Ali misliš, ne obstaja način, da se FPGA-express lahko poročilo o časovnem razporedu za coregen celic.Če je tako, kako bi lahko projektant ve, ali je izpolnjen časovni okvir načrtovanja, preden pridejo na kraj in način?Kaj pa druga orodja, kot synplify in Leonardo, so lahko poročilu pravilni časovni razporeditvi?

 

[Nobody]

Kaj teh FPGA prevajalniki je prodajalec časovni knjižnico za caculate se "primitivno celico" zamuda za 2 dimenzije (čas vožnje, obremenitve).V coregen dodamo nekaj sestavljač direktive všeč / / sintezo black_box, synopsys translate_off povedati sestavljač da sprejmejo makro kot črno skrinjico, to blackbox nimajo časovni knjižnica info, prevajalnik prezreti in jo nastavite na 0 časovne zakasnitve.Poglej svojega sestavljač namestite dir / lib / <vendor device> / videli, kaj primitivne celice časovni lib zagotoviti, če bi želeli, da se časovni razpored poročila, izbrišite tiste sestavljač direktivo ali Spljoštiti vaš makro seštevalnik, poročilo sinhronizacije iz input-output za .