nič širina pulza problem?

[rettylee]

Zdravo, fantje: ko sem napisal preprost zmeraj blok je 0 width utrip Problem je prišel ven .. Vedno @ (posedge CLK) začeti = $ naključno; konec Vedno @ (negedge CLK) začeti b = $ naključno, konec pa videl valovno, sem ugotovila, da včasih, in b spremenilo v istem time.There je "0 "širina pulza v" CLK ". Vsakdo lahko povej mi, kako odstraniti" 0 "širina pulza iz" Clk "signal? Hvala za vašo pomoč ....

 

[permute]

kaj je "CLK" povezan. mislim, da imate druge težave. inercialnih zamude lahko delo, vendar je najbolj verjetno, ki ste jih ustvarili "CLK" iz neke izražanja, kjer dobi posodobljen izraz, ki povzroča CLK, da gredo na 1. in začne ocenjevanje postopka, ki posodablja drugo izraz, zaradi česar CLK, da gredo na 0.

 

[rettylee]

"CLK" je prišel iz analognega modela obnašanja multi_driver .... Mogoče je problem z there.But zdaj nisem mogel znova analogni obnašanja modela, obstaja kakršen koli način za odstranitev "0" širino pulza?