Netlist Simulations

[gold_kiss]

Lahko katera koli od razloži mi, kako je netlist simulacije za ciljno Osnovni model, ki se izvajajo.

Pomen natančne podrobnosti ... datoteke ... ... orodja, ki se uporabljajo knjižnico datotek podrobnosti itd ,.... natančne podrobnosti pls ...

Na zdravje,
Gold_kiss

 

[ymli]

Prevzame Verilog RTL datoteke: design.v
po sintezi verilog netlist: design.vg
lahko simulira netlist z istim simulator
, Isti testcases, kot ste simulira RTL kodo,
razen vključuje knjižnico od prodajalca.

 

[eexuke]

Lahko da je vaš problem bolj natančni?
Običajno, ko smo rekli simulacija, to pomeni, da deluje ali vrata ravni simualtions z našimi testvectors ali preskusne programe.
Kot je za digitalne, je simulacije so veliko orodij, kot so Active-HDL, Modelsim,
Debussy, NC-verilog, VCS ......

 

[visualart]

uporabo netlist modul namesto z oznako izvora, označevanje SDF ali psdf, u maj sumulate je netlist s tekom verilog ali VCS.

 

[elvishbow_zhl]

Če je vaš sintezo skripta je dovolj dobro Mislim vaše netlist sinteza bo vedno prenesti.
dodajte SDF back_annotation bodo skladni s sintezo
je časovni result.so Mislim post_layout simulacija je bolj pomembno.