NCVer | Prijava problema.

[jelydonut]

to je problem im ob ..

imam uro vožnje in ob istem času kot simulacija naraščajoče roba i depozita 1 pomeni "signal".Potem sem poskusil ustvariti oneshot iz njega ..tako ..

Vedno @ (posedge CLK)
signal_dly <= signal;

dodeliti signal_os = signal & ~ signal_dly;

kaj se dogaja, čeprav je to zato, ker im deponiranju 1 na posedge oba signala in signal_dly dobil dodeljen 1 ob istem času ..hense ne oneshot se proizvaja ..Vem m0dels | m ne to ..

obstaja nastavitev ali kaj moram spremeniti, ali pa sem brcnil mojega sistema po vsej sobi in upanje, da deluje?

jelydonut

 

[AlexWan]

hi, jelydonut

Mislim, da je sturcture za DFF:
Vedno @ (posedge CLK)
signal_dly <= signal;

je enak kot
dodeliti signal_dly = signal;

To je izjemen točke v večini Coding Style.

Spremenite lahko DFF na:
Vedno @ (posedge CLK ali possedge RST)
if (RST)
signal_dly <= privzete vrednosti;
še
signal_dly <= signal;

dodeliti signal_os = signal & ~ signal_dly;

Potem pa vašo simulacije.

Srečno!

 

[cnspy]

Je

Vedno @ (posedge CLK)
signal_dly <= signal;

res je, kakor je enak kot
dodeliti signal_dly = signal;

??????????????????

 

[AlexWan]

cnspy wrote:

JeVedno @ (posedge CLK)

signal_dly <= signal;res je, kakor je enak kot

dodeliti signal_dly = signal;??????????????????

 

[cnspy]

Jaz ne mislim tako.

pred clk.rising, signal vrednost spremembe.

uporabo "asssign" je signal_dly bo spremenite vrednost.
Ampak vedno v bloku z CLK je signal_dly ne bo
spremeniti.

 

[AlexWan]

cnspy wrote:

Jaz ne mislim tako.

pred clk.rising, signal vrednost spremembe.

uporabo "asssign" je signal_dly bo spremenite vrednost.

Ampak vedno v bloku z CLK je signal_dly ne bo

spremeniti.

 

[cactus_studio]

Zdravo, jelydonut,
Vi ste prav to je oneshot circuit.The oneshot impulza je generateing v Naraščajoče EDGE za "signal".I simuliranih in izvorno kodo, je priloženo.
I simulirano v NC-verilog, zato nekatere spremembe se lahko v modelsim.

cac

modul oneshot;
reg signal_dly, signala CLK;
parameter zamude = 1;

začetni
začeti
# 5;
CLK = 0;
za vedno
CLK = # 10 ~ CLK;
konec

začetni
začeti
# 7;
signal = 0;
za vedno
signala = 20 # ~ signal;
konec

Vedno @ (posedge CLK)
signal_dly <= # odlašanja signal;dodeliti # odlašanja signal_os = signal & ~ signal_dly;

začetni
začeti
$ shm_open ( "waves.shm");
$ shm_probe ( "O");
konec

endmodule