Napaka v simulacijo vrata ravni netlist v Modelsim

[shaival132]

Pozdravljeni prijatelji, imam RTL design z mano, ki sem jih sintetizira uporabo DC in ustvaril vrata ravni netlist. Imam simulirati ta vrata ravni netlist z mobilnim knjižnico in napravi, Modelsim. Vprašanje je, imam samo a.lib datoteko z mano in ne. VHD datoteke knjižnice z mano. Sem naslednje v knjižnici prevajalnik read_lib saed90nm_typ.lib (to bo ustvarilo saed90nm_typ.db) write_lib-f VHDL-o saed90nm_typ.vhd (v. VHD bodo z uporabo Modelsim) write_lib ukaz ustvari 3 različne. Vhd datotek 1] saed90nm_typ_vtables . VHD 2] saed90nm_typ_components.vhd 3] saed90nm_typ_VITAL.vhd zame. Poskusil sem z vsemi 3 od njih, ampak ne morem simulirati moj vrat ravni netlist teh datotek, kot so metanje napak. Ali lahko any1 pomoč mi reševanju tega problema? Tudi če je mogoče, lahko katera koli od priložite saed90nm_typ.vhd datoteko tukaj, prosim, kot sem ob predpostavki, svoje dokaj pogosto uporablja knjižnico, bo to v veliko pomoč. Hvala vnaprej!

 

[ljxpjpjljx]

morate imeti VHD datoteko za vrata ravni simulacijo, ne uporabljate write_lib ukaz za ustvarjanje kodo!

 

[rca]

dc bo netlist v formatu verilog (bolj običajno), in ga uporabili za opis Verilog std celice, kot tudi za izvedbo simulacije. ampak mora dodate tudi SDF ali bodite pozorni na delta zamud med simulacijo ....