B
BlackOps
Guest
Zdravo,
hočem naložiti nekaj preprostih tja.Rabim priročnik, ki ste ga dobili s Ise Webpack 9,2
vendar pa ta priročnik prikazuje, kako obremenitev preprost boj v Spartan-3 board.
nekako, sem se odločil, da sledi svojim korakom, ampak usmerja svojo kodo, za moj board.
tukaj je VHDL:
Code:-------------------------------------------------- --------------------------------
- Podjetje:
- Inženir:
--
- Create Date: 21:38:03 12/21/2007
- Design Name:
- Module Name: števec - Vedenjska
- Ime projekta:
- Target Devices:
- Tool versions:
- Opis:
--
- Odvisnosti:
--
- Revizija:
- Revision 0.01 - File Created
- Additional Comments:
--
-------------------------------------------------- --------------------------------
library IEEE;
uporaba IEEE.STD_LOGIC_1164.ALL;
uporaba IEEE.STD_LOGIC_ARITH.ALL;
uporaba IEEE.STD_LOGIC_UNSIGNED.ALL;---- Odstranite naslednjo izjavo knjižnico, če instantiating
---- Vse Xilinx primitivnih tega zakonika.
- knjižnica UNISIM;
- uporaba UNISIM.VComponents.all;subjekt, je counter
Port (CLOCK: v std_logic;
SMER: v std_logic;
COUNT_OUT: od STD_LOGIC_VECTOR (3 downto 0));
end counter;
architecture Behavioral of števec
signal count_int: std_logic_vector (3 downto 0): = "0000";
začeti
proces (CLOCK)
začeti
če CLOCK = "1" in nato CLOCK'event
če direction = '1 'then
count_int <= count_int 1;
še
count_int <= count_int - 1;
end if;
end if;
koncu postopka;
COUNT_OUT <= count_int;
end Behavioral;
hočem naložiti nekaj preprostih tja.Rabim priročnik, ki ste ga dobili s Ise Webpack 9,2
vendar pa ta priročnik prikazuje, kako obremenitev preprost boj v Spartan-3 board.
nekako, sem se odločil, da sledi svojim korakom, ampak usmerja svojo kodo, za moj board.
tukaj je VHDL:
Code:-------------------------------------------------- --------------------------------
- Podjetje:
- Inženir:
--
- Create Date: 21:38:03 12/21/2007
- Design Name:
- Module Name: števec - Vedenjska
- Ime projekta:
- Target Devices:
- Tool versions:
- Opis:
--
- Odvisnosti:
--
- Revizija:
- Revision 0.01 - File Created
- Additional Comments:
--
-------------------------------------------------- --------------------------------
library IEEE;
uporaba IEEE.STD_LOGIC_1164.ALL;
uporaba IEEE.STD_LOGIC_ARITH.ALL;
uporaba IEEE.STD_LOGIC_UNSIGNED.ALL;---- Odstranite naslednjo izjavo knjižnico, če instantiating
---- Vse Xilinx primitivnih tega zakonika.
- knjižnica UNISIM;
- uporaba UNISIM.VComponents.all;subjekt, je counter
Port (CLOCK: v std_logic;
SMER: v std_logic;
COUNT_OUT: od STD_LOGIC_VECTOR (3 downto 0));
end counter;
architecture Behavioral of števec
signal count_int: std_logic_vector (3 downto 0): = "0000";
začeti
proces (CLOCK)
začeti
če CLOCK = "1" in nato CLOCK'event
če direction = '1 'then
count_int <= count_int 1;
še
count_int <= count_int - 1;
end if;
end if;
koncu postopka;
COUNT_OUT <= count_int;
end Behavioral;