Način stanja pripravljenosti, način mirovanja in Power Saving način delovanja

[no_mad]

Živjo,

Ali so ti dal 3 način delovanja podoben pomen in funkcijo v oblikovanju ASIC?

Po mojem mnenju, izgleda, da te tri operacije so enaka v delovanje, da varčujete z energijo.Zato rabim odvisnih ure v mojem design.Ali je to pravilno?

Prosim razsvetliti mi.
Vse pripombe in / ali predlogi so dobrodošli.

-no_mad

 

[kgeorge123]

No, v vsakem ASIC obstajajo tri ali 4 stanj čipa, odvisno od uporabe.

1.Merilna čip popolnoma Powered navzdol (To bi lahko dosegli z onesposobiti regulator lahko od onchip regulatorja) Popolna moč navzdol 0mA sedanje

2.korene zunanjega vira ura je odvisnih na čipu, še skoraj moč navzdol, saj obstaja le uhajanje toka.

3.Partial Vratarenje na uro, ki temelji na posamezne dele čipa.
4.Aprt od tega imate lahko nekaj modulov na čipu, ki imajo, in omogoča, da deluje samo, kadar omogočeno.

 

[funzero]

pls zagledati neki MCU 's lista, da bi našli več o načinu varčevanja energije.
www.atmel.com www.microchip.com

 

[no_mad]

Hi kgeorge123,

Iz vašega odgovoril, jaz bi rekel 1, 2 in 3, Power Save način delovanja.To je zato, ker smo onemogočili bodisi regulatorja na čip ali ustaviti uro.

Kar zadeva no.4, izgleda, ko imamo Omogoči pin na modulu.Lahko nekaterim modul o pripravljenosti oziroma režima spanja.

Moj zaključek je ta 3 načini se lahko razlikujejo veliko odvisno od tega, kako je opredeljen proizvod.Za nekatere zasnove, pripravljenosti, ko je celoten čip gre v pripravljenosti, s katerim so večinoma navzdol, vendar nekaterih kritičnih logika je še vedno v pripravljenosti.Način varčevanja z energijo v načinu delovanja, vendar nekateri ne uporabljajo ure, so izključene.
Nazadnje je res odvisno od podatkovni list o tem, kako ti 3 so opredeljeni načini.S spoštovanjem,
no_mad

 

[AlexWan]

no_mad wrote:

Nazadnje je res odvisno od podatkovni list o tem, kako ti 3 so opredeljeni načini.

 

[Nandy]

Za oblikovanje učinkovitih elektrarn varčevanje z logiko, je potrebnih veliko odvisnih ur.In z več ravneh.To je kot drevo, od korena do vseh vej z veliko ventilov, katerih vklop / izklop je mogoče pod nadzorom države, ki jih register ali strojno stanju.

Nandy
www.nandigits.com
Netlist Debug / ECO v GUI načinu

 

[dayanliu_ren]

vem
hvala

 

[bracketx]

Will Vratarenje ura povzroči težave pri sintezi?

 

[Nandy]

No velike težave.Samo, da je nekoč, čas je težko izpolniti.In tam je več kršitev imeti časa kot običajno načrta, če logično mejo med usmjernika-ure niso poskrbeli za ustrezno.

Nandy
www.nandigits.com
Netlist Debug / ECO v GUI načinu

 

[ashaheer]

Trije glavni viri energije ljudi, so Navala, pripravljenosti in dinamično.Current, povezanih z močjo-up zaporedje naprava se imenuje Navala tok.Energije v stanju pripravljenosti, znan tudi kot statična moč, je moč naprave, ko so aktivne in električnih vodov, če ni zamenjave dejavnosti na I / Os.Dynamic moč, imenovana tudi zamenjavo moč, je moč povezana z napravo med normalnim delovanjem.

Pritisk tok je naprava specifična.Na primer, SRAM temelji FPGA imajo veliko, saj trenutno Pritisk na power-up te naprave niso konfigurirani in potrebo po aktivnem prenos podatkov iz zunanjih čipov pomnilnika oblikovati svoj programirati vire, kot so povezave in iskanje poti tabel.Nasprotno, anti-varovalka, ki temelji FPGA nimajo veliko Navala trenutno, saj ne zahtevajo moči na konfiguracijo.

Podobno kot Navala moči, pripravljenosti moč je močno odvisna od električnih lastnosti komponente.Zaradi obsežnega števila celic v SRAM SRAM FPGA povezuje, lahko porabi na stotine milliamps tudi v pripravljenosti.Ker je anti-varovalka FPGA imajo kovinsko-kovina povezuje, ne zahtevajo dodatnih tranzistorji, in s tem moči, da ohranijo povezuje.Vendar pa je za obe vrsti postopka FPGA, uhajanja trenutne povečuje kot proces geometrijo upada, ki zaostruje moč problem.Kot dodatna dilema, dinamična moč je mogoče preprosto nekajkrat večji od pripravljenosti moč.Dinamična moč je sorazmerna s frekvenco polnjenje in praznjenje notranjih parazitov capacitances sestavnega dela, na primer v registrih in combinatorial logike, tako da se na splošno optimizacije načrtovanja usmerjenih.

Zmanjšanje porabe energije
Spodaj so nekatere tehnike, ki se lahko uporabijo za zmanjšanje porabe energije v FPGA design:

Članica stroj kodiranje.Število logike virov so opredeljena po vrsti končnih izvajajo državne stroji.One-vroče avtomat kodiranje ustvarja stanje stroje z enim flip-flop na stanje in zmanjšalo combinatorial logika širina v primerjavi z Gray in binarno stanje stroji.Manjša uporaba ene vroče stanje stroji vs Gray in binarne stroje rezultate na državnih moči bolj učinkovito načrtovanje.Nekateri sintetizator, programska oprema samodejno kodira stanje strojev, vendar pa najbolj učinkovit način je opredeliti stanje vrednosti neposredno v kodo HDL.
Varovano vrednotenja.Ključ do varovano ocena je, da ustavite vložke iz razmnoževalnega do dodatnih blokov logike, če je posledica rezultatov ne zahtevajo posodobitev.Varovanje vrednotenje vhodnih signalov zagotavlja, da rezultati vrednosti spremembe le, če je primerno.Kot rezultat, je zmanjšana proizvodnja preklapljanje nepotrebna.
Dodajanje ključavnicami na vnos velikih combinatorial logike (npr. širok avtobus multipleksor) lahko zavre neveljavno preklapljanje dejavnost, saj so vložki varnega zapiranja le, če so rezultati naj je treba posodobiti.Podobno je mogoče izvajati nadzor nad registri omogočiti ali onemogočiti na nižji ravni modulov (npr. stroji za stanje v submodules).Holding veliki avtobusi in submodules v stalnem stanju pomaga zmanjšati količino nepomembnih prehoda.

Combinatorial zank.Občasno je mogoče za oblikovalca za nenamerno ustvariti combinatorial zank v FPGA design.Te zanke so nastale, ko je skupina povezanih combinatorial logike, da se bo pod določenimi pogoji, zanihal za nedoločen čas.Oscillators pripravi pretirane količine toka v FPGA.Zato je dobra ideja za oceno iz oscilatorjev, ali se prepričajte, da je vsako logiko odvisnih povratne informacije, ki jih register pred ponovno ocenijo.
Usmjernika ure.Začasno neuporabljene module lahko imajo svoje ure upočasnila ali ustavila.Power prihrankov izvira iz ure samo pod pogojem, da za nekatere dele modela v danem trenutku.Vratarenje ura prispeva k znatno količino energije prihrankov, saj število aktivnih Odbojniki ure zmanjšuje število toggling flip-flops zmanjšuje, in posledično fan-out teh flip-flops bo manj verjetno, da toggle.Vratarenje ure zahteva skrbno načrtovanje in delitev algoritmov, vendar prihranki energije lahko precejšnji.
Sistem na ravni varčevanja
Power prihranki lahko tudi realiziran na ravni sistema na naslednjih področjih:

System clock hitrosti.Sistem urni frekvenci, ima dramatične posledice na celotno porabo električne energije krovu, saj ura signali so najvišjo zamenjave dejavnosti in kapacitivno obremenitev.Ura hitrost neposredno nanaša na pasovno širino delovanja, kljub temu.Da bi dosegli optimalno ravnovesje med močjo in zmogljivost, počasnejša uro lahko dobavljajo sestavne dele, ki ne zahtevajo hitro uro.Za pripomočke, ki so ključnega pomena za pasovno širino, zagotavlja hitro uro, ali uporabite vgrajeno v fazi zaklenjenih zanko (če je na voljo) do notranje ustvarjajo hitro ura za posebne module, ki zahtevajo hitrejše delovanje.
Component omogoča.Včasih so ocenjene vrednosti proizvodnje, čeprav njihovo vedenje ni potrebno za trenutno funkcijo.Da bi zmanjšali nepotrebno porabo energije, ki jih povzročajo neuporabljenih I / O, sistem krmilnik more biti razporejena v FPGA na oblast navzdol ali izključite naprave, ki so začasno neizkoriščena.Sistem krmilnik lahko izključite signal, da omogoči, da napravo, ko naprava ni pomembno, da sedanji postopek, ali naj naprava v načinu mirovanja, če ta naprava ne bo dostop možen za daljše časovno obdobje.Izvajanje tega sistema v krmilnik nizke porabe, FPGA zmanjšuje celotno dejavnost zamenjavo sistema, in inteligenten ohranja ustrezne naprave v svojih vrstah spanje.Komponenta omogoča, da je podoben zavarovani oceno, razen, da je komponenta, ki omogoča izvajanje na ravni sistema za nadzor sestavnih delov na krovu namesto modulov v FPGA.
Inteligentni koprocesor.Liquid-zasloni kristali in mikroprocesorjev običajno prevzamejo večino energije proračuna v izvedbi, da se je splošna praksa, da zatemniti ali delno onemogočiti LCD zaslon za varčevanje energije.Prav tako, vodenje mikroprocesor v načinu mirovanja tudi podaljša življenjsko dobo baterije.
Na žalost, mikroprocesorji ponavadi potrebe po obdelavi prekinitev storitev rutino za več naprav, ki se nagiba k hrani mikroprocesor so v načinu mirovanja.Iz tega razloga, raztovarjanje obrobnih dejavnosti in prekiniti nadzor nizke porabe FPGA znatno zmanjšuje porabo energije.Nizke porabe prekine upravljavec podatkov ali koprocesor izvaja v FPGA zmorem nekaj prekinitev dejavnosti na lastno, in ne bi bilo treba zbuditi mikroprocesor za nižje prednostno transakcij.

Pri sistemih, kjer nizke moči je ključnega pomena, ki zaposlujejo tehnik za zmanjšanje moči modela z ustreznim nizke porabe programabilni logični naprav pomaga ohranjati sistem porabo energije na minimum.