Modelsim vprašanje

[chico_laranja]

Živjo

Jaz sem novi v modelsim in VHDL datotek in sem začel na začetku: preprost simulira funkcije.
Ko simulacije preprosto FlipFlipD sem opazila, da je proizvodnja undefined, dokler moja prva ura Cicle.
Možno je, da modelsim začetkom proizvodnje flipflops kot "0" ali moram dati reset signal na FF?

Jaz bi to vprašanje, ker če imam veriga FF in pristanišče logiko po verigi sem le izhod po vnosu teči skozi vse FFS.

Hvala za pomoč.

 

[mawais]

Zdravo Mislim, da ta kos kode lahko pomaga

Podjetje je my_ff
Port (Q: v std_logic;
reset: in std_logic;
CLK: v std_logic;
D: od std_logic
);
end my_ff;

architecture Behavioral of my_ff je

začeti
proces (CLK)
začeti
if (CLK "dogodek in CLK =" 1 "in reset = '0 ') then
D <= Q;
še
D <= '0 ';
end if;

druga možnost je, da če poskusite vožnjo proizvodnje enega ff za vnos drugih ff preko signalov, ki so initilized kot nič v začetku, da lahko tudi dela.

kot je to

Podjetje ...arhitektura ....
signal drive1: std_logic: = '0 ';
signal drive2: std_logic: = '0 ';
.....
...
proces ()---konec postopka
end architecture ...
upanje to bo pomagalo

s spoštovanjem
Awais

 

[chico_laranja]

Thank's mawais

Če sem dobro razumel, moram inicializirati signalov.

Moj dvom je bil, če modelsim je ukaz, ki bi to initialization.Treba bi bilo zelo koristno.

Hvala za pomoč.

Chico Laranja

 

[mawais]

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Nasmeh" border="0" />

Da, imaš moj point.
No modelsim kažejo, kaj se dovaja v skozi preskusno napravo in / ali modul design.Če so signali niso initilized modelsim precej drugih simulatar bo pokazal kot "undefined" signal.Ni načina, da obrniti signale, da nekateri visoki / nizki ravni v modelsim med simulacijo.
Poleg tega je svojo dodatno opozorilo za oblikovalca, da so signali vožnja initilized tako ne more obstajati možnost za napake v sistemu realnem času (ob začetni) zaradi nekaterih vrednost smeti, ki jih ti signali.

s spoštovanjem,
Awais