Medomrežno povezovanje dveh različnih postavitev mnenj.

[santom]

HI all,
Jaz sem novi v tej analogni postavitev designing.I dobil dve vprašanji za vas vse ljudi.

1.Če imam tri inverterji reči A in B in tudi znova A, ki so različnih dimenzij (A in B), potem sem ustvarila razporeditev teh inverterji posamično in tudi ni LVS je preveriti njegovo operation.Now, ko sem poskuša povezati dve skupini A, B in A,
če bi samo uvoz razporeditev glede na tri inverterji v nov izgled okna in poskusite povezati ga.2.i poskusili prvi step.But sem že nekaj "Info hot n-dobro" error.I samo želijo vedeti, ali je kaj na voljo kot''simbol za shematski pogled "za layout.Will dobim predlogo obliko enotnega inverter od postavitve pogled it.Dragocene predloge in pomoč, bi bilo veliko bolje in hvalevredno.

Santom

 

[Pat_Mustard]

Santom

1 / Če sem te pravilno razumevanje te sliši pravico metodologijo.Ti morajo ustvariti inverterji, da se isti višini (v Y-osi) in različnih širinah (v x-os), in se jim DRK in LVS čisto samostojnne vse inverterji končate, se lahko uporabijo kot "sub blokov" v večjih celic.

2 / Napaka ste izkusili sliši substrat problem, si definitivno povezani z "Nwell" da PMOS naprave sedeti v VDD?Preverite substrat povezav v postavitev.Upam, da je to za nekatere uporabe, še nisem prišel čez simbol pogled za postavitev in dont si potreboval.

 

[santom]

Živjo,
Hvala za hiter reply.Also veseli, da sem razumete moje vprašanje pravilno

Moje povezave substrat za obe PMOS in NMOS so priključeni pravilno in da se lahko potrdi z mojo LVS ujemanje rezultatov za posamezne inverters.I wouldnt so dobili pravilen rezultat, če je nekaj narobe povezave

Sem ob velik blok diagram.I je postavitev vseh malih blokov in si LVS separately.Now sem začel, da bi združila je enega za drugim in sem že to napako.

Za vašo referenco bom priložiti sliko združenega postavitev le dve pretvornikih s tem post.In sliko na levi strani predstavlja inverter A in desni strani inverter B. sem povezan tako s kovino 1.Hvala za pomoč mi.

Santom
Last edited by santom na
04. junij 2009 5:55, edited 1 v času celotnega

 

[Pat_Mustard]

S pogledom na diagramu bi rekel, da vdd!in gnd!inverterji za A in B morajo biti priključene tudi na kovine, bi to lahko bilo zavajajoče LVS.

To lahko tudi opozorilo, kot napake, dejstvo, da prihaja s "info" marker kaže to.Morda je primerjava pravila vaše LVS orodje uporablja ne priznajo vdd!kot dobavo ime in tako je samo opozorilo, da je nwell je priključen na kaj drugega kot (kaj se misli) dobava.

 

[santom]

Hvala za odgovor in tudi za tip.I pridružili dve Vdds in dva gnds.

Vendar pa se še vedno pojavljajo napake kot "Info: Hot nwell." Jaz sem že nekako zmeden kam gre wrong.What bi sicer bilo vprašanje v zvezi s tem.

Santom

 

[Pat_Mustard]

Jaz bi predlagal, da je opozorilo kot pa napake.Boste pogosto dobili opozorila, hkrati pa delaš DRK / LVS preverjanje in je odgovoren, da se učijo inženirje, ki lahko zanemari, in ki so vredna nadaljnjega preiskovanja.Poglej v svoje načrtovanje priročnik za to opozorilo in glej, kaj piše, govori, da je prodajalec svoje preverjanje orodij o izdaji preveč.Karkoli narediš dont traku brez razumevanja kaj je opozorilo predložitveno preveč,
še posebej, če gre za substrat.

 

[santom]

OK, hvala za zelo koristne smernice, ki ste ga navedli me.I bo that.So Mislim, da za trenutek, bom še naprej povezujejo vse remaning blokov mojega celotnega shematskimi
za postavitev dobiti celotno sliko, ki jo ignorirajo opozorila, da je v zvezi z dajanjem vroče nwel .

Ampak jaz bi rad vedel, s še eno napako (povezan s plavajočimi vrati), ki se prikazuje za to shemo je navedeno zgoraj.

Ta slika je priložena spodaj:SantomDoda po 28 minut:Zdravo prijatelj,
Sem sklenil, da napaka (povezan s plavajočimi vrati), ki sem vas v prejšnji točki.

I ponovno opredeljen z zatiči in izstopanje ločeno na združeni postavitev dveh pretvornikih in izbrisani v zatiči je že bilo predstavljeno v posameznih inverterji.

Še enkrat hvala za vašo pomoč.

Santom
Last edited by santom na
04. junij 2009 5:54, edited 1 v času celotnega

 

[Pat_Mustard]

Treba je storiti z vašim hierarhiji, na tej ravni vrata prste vaše PMOS in NMOS povezati s kovino in nič drugega.Toda, ko ta blok se nahaja v večji blok "V" bo potekala v nekaj,
kar blazine, FET, upor itd, in to opozorilo bo izginila.Pogosto je dobra ideja, da se antene diode na vhodno (vrata neto) logika celice so ponavadi usmerjene z dolgo tanko žico, tako da je dioda mora zmanjšati za elektrotehniko pravilo preveriti (ERC) napak.