Mapping Problem

[badaseshi]

Hello All,
Imam nadomestni blok v mojem zasnove, pri katerih je 128 bit podatki nadomestijo z drugimi podatki, 128 bit.Imam izvajajo preprosto poiskati tabelo s sodno izjavo, da dodeli le izhod novo vrednost, da je treba nadomestiti.Ko sem sam izvaja načrtovanje, proces MAP je dodeliti blok 4 256 * 8 bit romi in tako vedenje in kraj poti simulacija delajo fine.Toda, ko sem izvajala isti model v projektu, kjer sem ustvaril primer nadomestek blok, proces MAP je dodeliti isto BLOCK of RAM 256 * 8, ki je clock input (I ni poslal ure, s tem modulom sploh) in omogočiti vnos.To je ob omogočiti pin od nekaterih drugih modul, ki je nikakor ne v povezavi s tem blokom.
Lahko sem nekako reči, da MAPPER dodeliti ta blok, da romi namesto RAM?ali kakšno drugo rešitev?Rabim XILINX 10.1.3 in naprave družina XC3S1500-4FG456.

 

[badaseshi]

Pozabil sem omeniti, da je moj blok sklepati, kot ROM in se izvaja z uporabo samo za branje Block RAM, kot da ni prisoten v ROM-strojne opreme Spartan naprave.Toda blok RAM-a je omogočiti vnos je conected za load_reg_in pin, ki je nikakor ni povezana s to blok.Še ena stvar je, naj pričakujem rasti proizvodnje po robu ure ali bo proizvodnja pripravljena takoj, ko sem se input (Seveda z nekaj zamude, vendar ne glede na naraščajoče robu ure)?Jaz sem pričakoval kasneje z mojimi bloku, vendar se zdi, da ni tako.

Tukaj je del zbirnega poročila.

-------------------------------------------------- ---------------------
| Ram_type | Block | |
-------------------------------------------------- ---------------------
| Port |
| Razmerje | 256-beseda x 8-bit | |
| Način | napisati-first | |
| ClkA | priključen na signal <clk> | dvig |
| Ena | priključen na signal <load_data_reg> | visoka |
| WEA | priključen na signal <N0> | visoka |
| AddrA | priključen na signal <data_reg_in> | |
| Dia | priključen na signal <N0> | |
| Doa | priključen na signal <layers/bytesub_out> | |
-------------------------------------------------- ---------------------