Z
znosti
Guest
Živjo,
Jaz sem z brezplačno različico @ ltera Max II plus in dela na načrtovanje za ACEX1K50.Zasnova lepo ujema z veliko prostih sredstev.Časovni bit, čeprav je v več mestih, tako da sem samo za čas, ki niso območja.
Projekt je napisana v VHDL, zato sem le omejen nadzor o tem, kaj se v resnici ustvarila (s Leonardo Specrum na prvem mestu).
Vendar pa je v Regler MAX II plus ne kraja vse neposredno neumen mest, pogosto v največji možni meri zakasnitve.Seveda, lahko določi, da do neke mere v floorplan editor, vendar je pri uporabi tako imenovani qu (at) rtus Regler možnost, ni mogoče določiti za prikazovanje celic / LUT ravni.Ali obstajajo spust načine za nadzor Regler in dobili čip peform da je najboljši?Ali qu (at) rtus mogoče narediti boljše delo in omogočajo boljše ročna komanda?
Drugo vprašanje je fanouts.
slow.
Zdi se, da na ACEX1K a fanout of morda do 6-8 je dokaj hiter, vendar na večji fanout je hitro pridobivanje zelo
počasno.Zaradi visoke abstrakcije v VHDL ne obstaja enostaven način sem vedela, da ustvarjajo vzporedne veljavnosti (odvečni) logiki, tako da fanout se hranijo na dovolj nizko raven posameznih celic za pospešitev logike.
Vse dobre ideje, koga?
Jaz sem z brezplačno različico @ ltera Max II plus in dela na načrtovanje za ACEX1K50.Zasnova lepo ujema z veliko prostih sredstev.Časovni bit, čeprav je v več mestih, tako da sem samo za čas, ki niso območja.
Projekt je napisana v VHDL, zato sem le omejen nadzor o tem, kaj se v resnici ustvarila (s Leonardo Specrum na prvem mestu).
Vendar pa je v Regler MAX II plus ne kraja vse neposredno neumen mest, pogosto v največji možni meri zakasnitve.Seveda, lahko določi, da do neke mere v floorplan editor, vendar je pri uporabi tako imenovani qu (at) rtus Regler možnost, ni mogoče določiti za prikazovanje celic / LUT ravni.Ali obstajajo spust načine za nadzor Regler in dobili čip peform da je najboljši?Ali qu (at) rtus mogoče narediti boljše delo in omogočajo boljše ročna komanda?
Drugo vprašanje je fanouts.
slow.
Zdi se, da na ACEX1K a fanout of morda do 6-8 je dokaj hiter, vendar na večji fanout je hitro pridobivanje zelo
počasno.Zaradi visoke abstrakcije v VHDL ne obstaja enostaven način sem vedela, da ustvarjajo vzporedne veljavnosti (odvečni) logiki, tako da fanout se hranijo na dovolj nizko raven posameznih celic za pospešitev logike.
Vse dobre ideje, koga?