Lets govoriti o pin multipleksiranje

[user_asic]

Fantje, ko delaš več FPGA modele, so časi, vi (ali orodje CAD), nehote doda non več obdobjih neto ali kombinacijska mreže skozi čas ločitvijo (TDM) logike po delitev. Dodajanje takšnih mrež na TDM logiki lahko privede do nepravilnega delovanja. Katere so nekatere izmed tehnik, ki jih uporabljate za odkrivanje teh napak? UA

 

[Blowfishie]

Iščete avtomatskem pregledu ali bo priročnik storiti? Ročni pregled je, da odprete svoj sintetizirano zasnovo v orodju prodajalca FPGA in urednik Poglobite se v logiki, da vidim, če je bila sintetizirana, kot ste pričakovali. Če iščete avtomatizirana, sem napisal script (ali podobno), da izloči preslikanega netlist.