lahko kdo pomagal intepret to verilog izražanja?

[zhiling0229]

Živjo,

Jaz sem Noob v verilog jezika, sem iskal s verilog koda je naleteti na ta izraz:

parameter DATA_WIDTH = 72

reg [DATA_WIDTH - 1: 0] podatki;
reg [DATA_WIDTH - 1: 0] ndata;

žice [1:0] data_background

podatki <= ((DATA_WIDTH 1) / 2)) (data_background;
ndata <= ((DATA_WIDTH 1) / 2 ~ data_background ());

Signal, ki se dogaja v data_background je 2 b'11

Lahko kdorkoli pomoč mi razložite, kako se ne izvaja za ~ data_background in kaj je zavitih oklepajih pomenijo v tem primeru?

Lahko kdo pomaga mi, da zagotovi me pričakovane izhodne podatke in ndata?Hvala a milijon

 

[FVM]

To
je osnovni verilog sintakso, a Ulančavanje s ponovite dejavnik.V tem primeru, vse je kopira na obe regs.

Moral bi vzeti čas, da se naučijo osnovnih Verilog syntax iz besedila knjige, da se polno izkoristijo jeziku.

 

[zhiling0229]

Hvala za odgovor.

Tvoje pravice moram imeti, če želite izvedeti več o verilog osnovne sintakse.Vse knjige, ki jih lahko priporoči, da se naučijo verilog osnovna sintaksa?

Hmmm ...... je spraševala:

Zakaj tako ndata in podatke biti enaka vrednosti, ko je ulančani z:

data_background in drugi ~ podatkov ozadju?

V tem primeru bo data_background ~ data_background in imajo enako vrednost?ko bo imela drugačno vrednost?

 

[j_andr]

zhiling0229 wrote:

/.../ Vse knjige, ki jih lahko priporoči /.../

 

[FVM]

Prav imaš, sem se inverzija.