lahko kdo pomaga? Osc4 je z rezultati v xilinix 2,3,4.1

[csfm]

Nujno prosim pomagajte mi, če bi

če jaz raba osc4 proizvodnja (8m, 500k ,...) vse linije so z državo, ni potrebna dodatna priključka, mislim, da če je napaka?

uporablja različica xilinix je 2,1, 3,1, 4,1 in temelj serijeprosim pomoč mi prosim [/ b]

 

[sne]

Ali u teče simulacija ali dejanski čip izhod?Ena stvar u morajo storiti je, da neke vrste čip, tako ponastavitev vseh držav bo šel na svoje privzete vrednosti.
Na zdravje,
-s

 

[csfm]

zdaj poskuša narediti simulacijo del in večino sestavnih delov modela potrebo ure in ure signal generator doesnt dela pravilno in to doesnt imajo možnost ponastaviti kot veste, sem se potrudil, da začnete novo zasnovo projekta, folije, resart software , namestite drugo različico, vsi doesnt opus isto težavo obstaja

 

[FVM]

Zdravo,

kakšno uro oscilator ste govoriš?Je to resnično blok napravo ali sestavni del testbench?Je Xilinx uporabo modelsim ali propriatary simulator?Kakšna je vaša design vstop?Če je HDL, bi lahko post kodo.Če ste simulira nekaj podobnega diklorometan, bi bilo časovno ločljivostjo preveč grobi.

S spoštovanjem,
Frank

 

[csfm]

dragi
zdaj uporabljajo shematično urednik mensioned različicah xilinix

zdaj uporabljajo za ustvarjanje resnično blok ure signal ne VHDL kode

Prav tako je tam vse potrebne dodatne komponente
bi moral biti povezan med uro signal in pin destinacijo

 

[sne]

Ali u rek nimate koli reset signal pridejo v čip?To je reset, da sem jaz govorim in morate ustvariti reset pulz na to znak, da ponastavite celoten čip, tako da se vse države gredo na default (logika 0 / 1).Odgovor na osc proizvodnja je, da ima čip Xilinx globalno / uro pufra za ta namen, ki ga potrebujete za uporabo, na splošno, se imenuje "bufg", vendar ne varen približno napravo, ki jo uporabljate.Preverite sami ali navzkrižno preverjanje v priročniku / doc.
Hope this helps,
-s

 

[csfm]

dragi
mislim vi didnt me, dont zdaj govorijo o globalni uro. če hočem, da test alatch kot je na primer tako, sila i asignal (GND ORvcc) in nato i ned uro signal, ki se napaja v uro pristanišča zapah, ki bi lahko zagotovljena iz osc potem ko zaženete simulacijo stanje signala ura z x ali tako zapah didint delo, to moj problem, osc didnt delo,

jaz tudi preizkušen dati več, kot pufer (bufg, bufgp, bufs) vsi didnt rešiti problem

 

[echo47]

Hi csfm.Vaše vprašanje je nejasno.Lahko poveste več podrobnosti o svojem oblikovanju in problem?Mogoče lahko kažejo majhno shematični ali HDL kodo, ki prikazuje vaše vprašanje.

Kateri FPGA / CPLD napravo uporabljate?

Kaj so osc4, 8m, in 500k?

ISE 2.1i, 3.1i in 4.1i so zelo stara orodja.Prosimo, zavedaš, da večina ljudi tukaj, nikoli jih uporabljali, ali pa jih ne uporabljajo več let.