konverzijam vprašanje

[taoshen]

Mislim, da
vhdl ------------------ verilog

spremenljivka -----------------> reg

signal ------------------> žica

proces -------------------> vedno

Smem biti kajne?

 

[nand_gates]

Da u so pravica!
Bom dodati naslednje!

vhdl -------> verilog
signal ----> žice, če počnete pristanišču kartiranje ALI uporabo signala izven procesa
signal ----> reg če ste razvrščanje signalov znotraj procesa blok

 

[taoshen]

nand_gates:

signal ----> žice, če počnete pristanišču kartiranje ALI uporabo signala izven procesa

=================================
Ali si pomene, da je "žica" pomeni signal, da lahko komunicirajo med
procesov v eno podjetje?

 

[nand_gates]

Št.Tukaj je primer, kaj mislim .....

VHDL koda
signal a, b, c: std_logic;

U1: xyz_gate pristanišče map (a, b, c);

U2: pqr_gate pristanišče map (a, b, c);Prevaja v Verilog

žice, a, b, c;

xyz_gate U1 (a, b, c);

pqr_gate U2 (a, b, c);

 

[taoshen]

Ali lahko mi dala primer, da "ali z uporabo signala zunaj procesa"?