Klicanje različnimi konstrukti vedno na različnih signalov

[naizath12]

V isti modul, nisem mogla sklicevati na različne vedno gradi na posedge različnih signalov.

Npr.,

Modul ()

Wire izvajajo;
Določi out = signal_in & & CLK;

Vedno @ (poseDge CLK) .......;

Vedno @ (posedge out) .......;

endmodule

Ko sem preveriti RTR shematično, v notranjosti D moduli so jih ustvarila CLK, in ne kot sem pričakoval, tj., 1. D, ki ga CLK in 2. D, ki ga izvajajo

Pomoč

 

[shitansh]

Živjo,

Običajno je, da ne uporabljajo recomanded odvisnih ure signal, saj s odvisnih uro je ura skew problem in je nekoliko zapleteno za ravnanje clock skew, namesto tega lahko uporabite spodaj prikazani način.
which is gated clock, if you want to use posedge of out then try to use this way

Tukaj, v vašem primeru, ki ga uporabljate, katero je odvisnih ura, če želite uporabiti posedge za določeno nato poskusite uporabiti ta način

Vedno @ (posedge CLK)
začeti
if (out) / / sredstva za posedge (CLK & out)
test <= (/ * vhodne podatke * /);
še
test <= test;
konec

HTH
--
Shitansh Vaghela

 

[naizath12]

Thnx bo .... n poskušali priti do u bck

 

[shitansh]

Živjo,
is not tied to 1'b0 always.Lahko poskusite tudi na ta način .........., Prav tako se prepričajte, da signal_in
ni vezana na 1'b0 vedno.Modul ()

/ / Iz žice;&& clk
;

/ / Assign out = signal_in
& & CLK;reg out = 1'b0;= clk
;

wire ura
= CLK;

or negedge clock
)

Vedno @ (posedge CLK
ali uro
negedge)
začeti)

if (signal_in)

izvajajo <= (~ out);
konec
) .......;

Vedno @ (posedge CLK)
.......;

Vedno @ (posedge out) .......;

endmoduleHTH
--
Shitansh Vaghela