kako zmanjšati območju znotraj FPGA

C

cisivakumar

Guest
Sem napisal program za moj projekt.
Zato porablja 75% APA075 ACTEL FPGA-75000 Gates.
Kako zmanjšati površino z uporabo istega programskega kod?
dal idejo za različne tehnike programiranja.

 
(vhdl ali verilog "program" predvidevam) ... i bi bilo lepo, če omenimo nekaj podrobnosti o tem ...

kakršen koli način v prvi vrsti skušali "popraviti" višjo raven arhitekture, vključno DataPath preoblikovanje in minimiziranje stanju.drugič strogo po rtl smernicah določeno s sintezo orodje in vhdl / verilog učbenika tehnik kodiranja in pristopov: kot vir shareing, instantiate makre (če je mogoče), 1-vroče kodiranja za državno stroji, cevovodov, mikroprocesorji za uporabo mikroprogramiranja namesto na Hardwired nadzor, uporaba eksotičnih arhitekture: (za obdelavo signala) bit-serijski pristop (glej člene http://www.fpga-guru.com/ povezane z bit-serijski FIR filter design in splošni mutiplier Izvajanje v FPGA), porazdeljeno aritmetično.

preberete tudi orodje manuall, nastaviti orodje logike in usmerjanje params do max [v ti primeru jih da bi optimizirali območje]
Last edited by umairsiddiqui na
03. februar 2006 1:24, edited 1 v času celotnega

 
Lahko pa tudi pogled na to

http://www-ee.eng.hawaii.edu/ ~ msmith/ASICs/HTML/Xtraprob/xpr12/xpr12.htm

To je nekdo, ki je zgrajen predelovalec, in je področje problemov.On je optimizirana njegove zasnove, varčevanje veliko virov, in on je komentiral, kako je to naredil.

 

Welcome to EDABoard.com

Sponsor

Back
Top