Kako zagnati simulacijo z mešanim signalom design?

[harryzhu]

Moja design vključujejo analognih in digitalnih en del, ker del je shematski analogne in digitalne eden verilog netlist, kako bi jaz prost simulacija?Nekdo je rekel, da sta dva načina, drugi pa je v Dracula in drugi, vodijo v2lvs pretvoriti verilog do spice netlist in nato zaženite simulacijo, vendar ne vem podrobnosti, ki lahko poda eno podrobno razlago?Hvala za vašo pomoč!

 

[FLEXcertifydll]

Kateri tok pa ste vzeli?V synopsys, lahko uporabite nanosim.

 

[nxing]

Lahko uporabite nanosim ali hsim

 

[luancao]

V bistvu, imate več metoda za simulacijo mešani-design signal.

- Če je vaš digitalni design je zelo majhna lahko zaženete v HSpice / nanoSim ali Ultrasim.V tem primeru boste morali uporabiti za tranzistor standardnih celic knjižnica.

- Če je vaš digitalni design je zelo velika, se zdi, da niste mogli zaslužiti to storiti v HSpice, morate simulacijo v digitalni simulatorju.V takem primeru je vedenjski model se uporablja za opis analogni modul.Vendar, če je vaša behavirial model ni v celoti preverjena, bo prinesla nekaj težav s tabo.

- Zato, trenutno najbolj EDA orodje prodajalci zagotavljajo mešani signal simulacija toka, ki bi lahko združujejo vaš digitalni simulator in vaš analognega simulator skupaj.Primer je Synopsys lahko kombinira VSS in nanosim / Hspice.

Če imate jasno SPEC, in vaš oblika je velik, šele raba vedenjsko opis analognega modula.Mešani uporabo analognih in digitalnih simulator se ne uporablja pogosto.Toda v primeru, da nimajo druge poti za preverjanje nekaterih primerih v digitalnem delu ali vmesnik med analogne in digitalne, uporabite ta način, je dobra izbira.

 

[gaonkc]

uporaba nanosi vcs za njegovo izvajanje.

 

[eda_heat]

Uporabite lahko tudi hsim ncsim