Kako uporabljati razpoložljive modele v VHDL-AMS

[abhaykochhar2]

hi vse. kako lahko uporabimo razpoložljive modele v VHDL-AMS .. kot je ta možnost je na voljo v DROG .. je isto storitev na voljo v VHDL-AMS? čaka ur odgovore .. pozdrav ... ASCII

 

[Blackuni]

Hi Abhay, jaz ne mislim, VHDL ps podpira synopsys. u lahko to storite z verilogA silvaco ponuja odprto. Če u zaslužiti to prosim pomagajte mi z njim. Hvala

 

[abhaykochhar2]

synopsys ne podpira VHDL-AMS .. DISCOVERY AMS je z synopsys samo .. vendar pa lahko uporabimo naše modela datoteke za nadaljnje oblikovanje?

 

[Blackuni]

Zdravo, so u pravijo, da lahko u uporabo modela napisana v VHDL-AMS (naprava modeli) v synopsys Discovery orodij AMS? je tako .. Prosimo, da gredo skozi docs orodij dosegljiva v dicov. ps. Potem bo u sprejeli Hvala

 

[abhaykochhar2]

da je njena resnična .. Discovery AMS je za to VHDL-AMS samo .. poskusite www.synopsys.com / izdelki ... ali pa preprosto u napisati ur kodo v formatu va .. in lahko u simulacijo z uporabo HSPICE .. HSPICE simulira Verilog formatom datoteke ... poskusite .. povej mi, tudi .. im tudi začela šele zdaj .. im začetnik v tem .. tako da, če sem narobe newhere prosim popravite me ... hvala .. glede Abhay

 

[Blackuni]

Zdravo, To ni VHDL AMS je Verilog AMS Thnks