Kako uporabiti spremenljivko v VHDL?

[Goodman]

Hi all,

Ker je naslov!
Plz delite svoje izkušnje!

imeti lep dan!

 

[silencer3]

Spremenljivke v verilog
1.simulacija
Za simulacijo razlika med signali in spremenljivka je res očitna.spremenljivka dobi svojo vrednost takoj, ampak signal dobi svojo novo vrednost po vseh časov DELTA korake samo.

2.Sinteza
Za sintezo, eden ne more c; learly reči, da spremenljivke ne bodo sintetizirali.Vse je odvisno od kodiranja.vendar je bolje upoštevati nekatera pravila (npr. spremenljivka v FOR zank, uporaba spremenljivk za memeory, .... itd) za pravilno uporabo spremenljivk.V zgornjih primerih spremenljivke bo dal boljše rezultate v sintezi v primerjavi s signali.Ampak nekako signale, ki se uporabljajo za vse natečaje za implementacije.Torej, synthesys točka za pogled je zelo diffcicult za distuinguish signale in med spremenljivkami, je vse odvisno od kodiranja.

 

[omara007]

Goodman wrote:

Hi all,Ker je naslov!

Plz delite svoje izkušnje!imeti lep dan!

 

[s8319]

signal vs spremenljivka
(1) Fizična smislu
Signali predstavljajo fizično medsebojno povezavo (žica), ki komunicirajo med procesi (funkcije).

Variable ne ima fizično pomenov, ne obstaja v realnem vezja, v glavnem uporabljajo za simulacijo, predstavlja lokalna skladišča.Kot spremenljivko v C ali Pascal, spremenljivka v VHDL prinaša samo eno informacijo: sedanje vrednosti.

(2) Delay
Signali odstop lahko zamude, posodobiti ob koncu process.It je pomembno, da se zavedaš, da bi tudi brez po klavzule, vse naloge signal pride z nekaj neskončno zamudo, znan kot delta.Tehnično, delta, ni merljivih enot, vendar iz vidika zasnove strojne opreme morate pretehtati od delta kot najmanjše enote, ko lahko ukrep, kot je Femtosekundna.

Variable naloge so posodobljeni takoj

(3) Defination
Signal ni mogoče opredeliti v procesu in podprogram (vključno fuction in postopek), je treba opredeliti zunaj njih
Spremenljivka je lahko le difined v procesu in podprogram (vključno fuction in postopek), ne bi bilo treba opredeliti zunaj.V nadaljevanju je dva klasična primera, da razloži différents med signalom in spremenljivke
Za signale ---------- -----------------
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENOTI C1 je
PORT (IP: v std_logic;
CP: v std_logic;
OP: od std_logic
);
END C1;
ARHITEKTURA OF C1 IS
signal d: std_logic;
BEGIN
postopku (CP, IP)
začeti
če CP'event in CP = '1 'then
D <= IP;
OP <= D;
end if;
koncu postopka;
END;
_________For Variable_________________________
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENOTI C2 je
PORT (IP: v std_logic;
CP: v std_logic;
OP: od std_logic
);
END C2;
ARHITEKTURA OF C2 IS
BEGIN
postopku (CP, IP)
spremenljivka D: std_logic;
začeti
če CP'event in CP = '1 'then
D: = IP;
OP <= D;
end if;
koncu postopka;
END;

 

[mystique_unbound]

Spremenljivka v VHDL je zaporednih lastnine.Medtem ko postopek izvršitve signal spremembe so nastali po uro, če je ustvarila proces.Toda spremenljivka na drugih sprememb pa simultano v istem časovnem intervalu.Te so podobne žice v realnem vezja in se uporabljajo za model odvisnih input reči Din je nadzorovana prek nekaterih večkombinacijskih ckt in varnega zapiranja.

Variable so zelo uporabna, če želimo pisati C koda tipa

 

[elecs_gene]

živjo
potem pa u reči, da se spremenljivke ne synthesizable v VHDL??