kako smetišče vars v verilog datoteke?

[arsenal]

hi nand_gates,
hvala lepa

 

[nanako]

če nisem biti krivičen, $ dumpvars se damping za VCD format.

 

[nand_gates]

/ * Tukaj je primer ...
rekli so naslednji signal i želijo vzpostaviti. vec datoteko
input CLK pd_out [1:0] phdir phwt_0 phwt_14
output phsel_up phsel_dn phwt_up phwt_dn toggle_dir

* /

Code:

modul vec_gen ();

celo število file_ptr;

začetni začeti

file_ptr = $ fopen ( "sim.vec");

$ fdisplay (file_ptr, "signal CLK pd_out [1:0] phdir phwt_0 phwt_14");

$ fdisplay (file_ptr, " phsel_up phsel_dn phwt_up phwt_dn toggle_dir");

$ fdisplay (file_ptr, "obdobje 10");

$ fdisplay (file_ptr, "izvor 111111 11111");

$ fdisplay (file_ptr, "io ooooo iiiiii");

$ fmonitor (file_ptr, "\ t% b% b% b% b% b% b% b% b% b% b", CLK, pd_out [1:0], phdir, phwt_0, phwt_14,

phsel_up phsel_dn phwt_up phwt_dn toggle_dir);

konec

endmodule / / vec_gen

 

[xuanzhu]

To se pravi, vaš output file format ni primeren za zahtevo HSIM, vam priporočam uporabo perl storiti oblika spreobrnitev.Konec koncev, so čiste tekstovne datoteke

 

[arsenal]

hočem smetišče signalov v verilog simulacijo za vektorske datoteke, ki se lahko uporabljajo v simulaciji hsim (s. vec <vector file>).
imam preizkušen $ dumpvars, vendar proizvodnja vzorca ni mogoče prepoznati po hsim.

moči vsakdo izročiti mi neki pomoč?
thx veliko