D
davyzhu
Guest
Hi all,
Ko sem simulira netlist (Verilog style) z usmjernika ura, sem ugotovila, da je proizvodnja zelo različni s tem, kar vidim v RTL ravni (z veliko rdečo "xxxx").
Tako sem dodati tfile v NCSim za prepovedano zamudo in časovni okvir preverite v globalni obseg (Zaradi zasnove nimajo pomnilnika RAM všeč / FIFO).
V netlist valnog se zdi bolje, vendar obstajajo tudi nekatere razlike med trivialno RTL in netlist valov (npr. nekateri signal eno uro vnaprej in nekaj signal imajo eno uro zamude).Mislim usmjernika ura ne vedenja kot original ura in uvesti dirko.
Ampak kako razumeti usmjernika urni simulaciji obnašanja?Kakršne koli pripombe / reference bo cenil!
Hvala!
S spoštovanjem,
Davy
Ko sem simulira netlist (Verilog style) z usmjernika ura, sem ugotovila, da je proizvodnja zelo različni s tem, kar vidim v RTL ravni (z veliko rdečo "xxxx").
Tako sem dodati tfile v NCSim za prepovedano zamudo in časovni okvir preverite v globalni obseg (Zaradi zasnove nimajo pomnilnika RAM všeč / FIFO).
V netlist valnog se zdi bolje, vendar obstajajo tudi nekatere razlike med trivialno RTL in netlist valov (npr. nekateri signal eno uro vnaprej in nekaj signal imajo eno uro zamude).Mislim usmjernika ura ne vedenja kot original ura in uvesti dirko.
Ampak kako razumeti usmjernika urni simulaciji obnašanja?Kakršne koli pripombe / reference bo cenil!
Hvala!
S spoštovanjem,
Davy