Kako simulira netlist z usmjernika ura?

D

davyzhu

Guest
Hi all,

Ko sem simulira netlist (Verilog style) z usmjernika ura, sem ugotovila, da je proizvodnja zelo različni s tem, kar vidim v RTL ravni (z veliko rdečo "xxxx").

Tako sem dodati tfile v NCSim za prepovedano zamudo in časovni okvir preverite v globalni obseg (Zaradi zasnove nimajo pomnilnika RAM všeč / FIFO).

V netlist valnog se zdi bolje, vendar obstajajo tudi nekatere razlike med trivialno RTL in netlist valov (npr. nekateri signal eno uro vnaprej in nekaj signal imajo eno uro zamude).Mislim usmjernika ura ne vedenja kot original ura in uvesti dirko.

Ampak kako razumeti usmjernika urni simulaciji obnašanja?Kakršne koli pripombe / reference bo cenil!
Hvala!

S spoštovanjem,
Davy

 
N

news

Guest
Menu Start, a raczej jego brak, to największa bolączka systemu Windows 8/8.1. A nawet jeżeli nie największa, to taka, w sprawie której użytkownicy protestowali najgłośniej. Jednak wcale nie jesteśmy skazani na używanie tylko kafelkowego ekranu startowego w Windows 8/8.1 - Microsoft można przechytrzyć.

Read more...
 
P

Peter Chang

Guest
Mislim, da je problem, ki ste ga videli, bi lahko povzročili z inicializacijo.
Se prepričajte, da ste ga nastavili za inicializacijo vrednosti za vse signale v RTL leval.
Sicer pa po sintezi, na vratih-simualtion stopnjo, se časovna
razlika povzročila nepričakovane vrednosti ali neznane vrednosti.

 
S

Shurik

Guest
Davy Hi!
Lahko sintetiziranje tvoje obnašanje verilog whith možnost brez spreminjanja CLK.

 
S

satya_422

Guest
Živjo
U to naredil po sinteze,
Razlog 1: U ne sme inicijaliziranih da usmjernika ura omogočiti signala ali
2.There lahko voilation (setup / držite) ..

- satya

 
M

maxnil

Guest
Najverjetnejši razlog, da dobiš "čuden" zaradi ko simulacijom vrata-netlist z usmjernika ure je, da so različni usmjernika ure so dodeljene po različnih delta-time, in tako povzroči, da je rob sprožiti registri niso ocenili / dodeljen na Točno isti delta cikla.

A Mali je preprost primer težave z vrati ure v simulacije (če ne uporablja časovni okvir), je prikazan tukaj:
Koda:dodeliti gclk = CLK & omogočiti;Vedno @ (posedge CLK) začeli

b <= a;

konecVedno @ (posedge gclk) začeli

c <= b;

konec

 
D

davyzhu

Guest
Thanks a lot!

Uporabljam DC ustvariti usmjernika uro.
Slišal sem zapahom, se uporablja samo v usmjernika ure v Osnovni design.Je to prav?

Mislim, da je treba usmjernika ura vzrok problema.Vidim vala.
In sem ugotovila, čeprav podatkov in ura sprememb hkrati, tj na
isti čas delta (I prepovedano časovni odlašanja na globalni obseg), ura
Sprememba je sledila podatkov spremeniti.

Kot vsi vemo, podatki sprememb mora slediti spremembam uro.Torej
tam mora biti usmjernika ura povzročijo kaos v zaporedju logičnih
simulator.

S spoštovanjem,
Davy

 
S

spauls

Guest
Poskusite ura Vratarenje v POWER sestavljač omogočiti in zagotoviti časovno razporeditvijo.

ali preverite clock_gating_check v PT.

 
S

Shurik

Guest
davyzhu wrote:

Thanks a lot!Uporabljam DC ustvariti usmjernika uro.

Slišal sem zapahom, se uporablja samo v usmjernika ure v Osnovni design.
Je to prav?Mislim, da je treba usmjernika ura vzrok problema.
Vidim vala.

In sem ugotovila, čeprav podatkov in ura sprememb hkrati, tj na

isti čas delta (I prepovedano časovni odlašanja na globalni obseg), ura

Sprememba je sledila podatkov spremeniti.Kot vsi vemo, podatki sprememb mora slediti spremembam uro.
Torej

tam mora biti usmjernika ura povzročijo kaos v zaporedju logičnih

simulator.S spoštovanjem,

Davy
 
D

davyzhu

Guest
Zdravo Shurik,

Ali mi lahko poveste, kaj vam je orodje za uporabo?Hvala!

S spoštovanjem,
Davy

 
S

Shurik

Guest
davyzhu wrote:

Zdravo Shurik,Ali mi lahko poveste, kaj vam je orodje za uporabo?
Hvala!S spoštovanjem,

Davy
 
R

research235

Guest
hello davyzhu

u lahko prosim poveste, kako ustvariti SDF datoteko na predhodno členitev ravni ..Prebral sem v Ur sporočilo ur simulira vrata ravni neto seznam SDF, nisem prepričan o tem, kako ustvariti to datoteko na synsthesis ravni ..
bi u prosim povej mi ukaz se uporablja za DC
Suresh

 

Welcome to EDABoard.com

Sponsor

Top