Kako sile VHDL blok V / I vrata v Verilog test potapljač

[howardc]

Hi all, želim pisati Verilog potapljač test. Ampak v mojem design, je VHDL blok. Če so vse modele, kodirani v Verilog, lahko sila signal kot spodaj: sila top0.layer1.layer2.output1 = 1'b1; Toda kako to storiti, ko layer2 je blok VHDL? Če nekdo ni seznanjen s tem, prosim pomagajte mi, hvala.

 

[nand_gates]

Če uporabljate ncsim ur, potem je tako iskanje za $ nc_mirror. Njegova vedno boleče, da so VHDL in Verilog sobivajo v okolju ur!

 

[aji_vlsi]

Hi,

Na splošno je to odsvetuje slog uporabiti silo, da se delo verifiction, razen V nekaterih primerih kotu.

Ampak kako to storiti, ko layer2 je blok VHDL? Če nekdo ni seznanjen s tem, prosim pomagajte mi, hvala.

Odvisno simulator uporabite, orodja zagotavljajo način. NC: NC_MIRROR VCS: HDL_XMR MTI: Signal SPY Aldec: Signal Agent (ali kakšno stvar, podobno). Pisali smo ovoj dolgo nazaj, da bodo vaši TB kodo orodje neodvisna, vendar samo za "sondo" del, je mogoče enostavno razširiti na silo, če je potrebno, glej: www.noveldv.com / eda / probe.tgz HTH Ajeetha, CVC www.noveldv.com

 

[howardc]

hi nand_gates in aji_vlsi, hvala za vaš odgovor.

/ eda / probe.tgz [/url] HTH Ajeetha, CVC www.noveldv.com

hi aji_vlsi, ne morem dostopa [www.noveldv.com url] / eda / probe.tgz [/url]. Če želite sem teči simulacijo tako v NC in VCS, naj uporabim "Signal SPY"? Ali mi lahko poveste preprost primer. za top.layer1.lasyer2.layer3.signal modul top/layer1/layer2 so kodiranje v Verilog. samo Layer3 je v VHDL. Hvala veliko.

 

[aji_vlsi]

Prosim, pomagajte sebi - branje svojih DOC in celo ladje že pripravljene primere v njihovi namestitvi območju. Ajeetha, CVC www.noveldv.com