Kako premakniti vrat ravni netlist preverjanja FPGA?

[gliss]

Uporabi isti test vektorjev na novo netlist.To bi vam idejo o funkcionalnosti.

 

[harryzhu]

No, morda bi moral povedati svoje resnično ideja.Imamo eno čip z bugs, zato moramo to debug.Ampak saj smo naredili slabe testbench in preverjanje, potem ko smo spremembe netlist ravni vrata, smo teči formalno preverjanje s formalnost, in hkrati beremo v netlist qu (at) rtus teči FPGA preverjanje.Naš šef je mnenjsko oseba in misli, ne moremo zagotoviti pravico do funkcije RTL, saj manjka testbench in nas prosi, da se glasi čas ASIC za info v FPGA preveriti čas, ampak kot jaz vem, lahko FPGA preverjanje le test funkcije, ampak ni čas in čas FPGA je popolnoma drugačen z ASIC, beremo tudi v času ASIC's info, vam ne bo več pomoči za čas preverjanja.
Sedaj iščem eno orodje, ki ne prenesejo, dokler nisem našel DC FPGA, sem se ne uporablja orodje in nisem prepričan, če lahko to storite.Kdo so jih uporabljali, in mi več pomagati?

Lep dan in hvala za vašo pomoč!

S spoštovanjem,

Harryzhu

 

[harryzhu]

Ampak jaz se ne opravijo več dela za preverjanje, sem dodate nekaj preskusni točki za simulacijo delovanja, tako da nisem prepričan, če je bugs.

 

[gliss]

Verjetno ste želeli preveriti nove netlist zoper prvotnega HDL v nekaj podobnega Synopsys formalnost.Vi ne potrebujete čas, ker ste se preveri delovanje, ne izvajanje.

 

[Anjali]

netlist je mogoče prenesti v FPGA, z uporabo JTAG vmesnika ali pekoč EPROM, s katerim dobite programirana FPGA.za to,

bitgen datoteka je treba pretvoriti v format PROM (MCS, EXORMAX, TEKHEX).moremo uporabiti PROMgen of ISE.tako ustvarjajo PROM datotek, in prenos v EPROM.(od tega bo programirana FPGA)Dodano po 1 minutah:netlist je mogoče prenesti v FPGA, z uporabo JTAG vmesnika ali pekoč EPROM, s katerim dobite programirana FPGA.za to,

bitgen datoteka je treba pretvoriti v format PROM (MCS, EXORMAX, TEKHEX).moremo uporabiti PROMgen of ISE.tako ustvarjajo PROM datotek, in prenos v EPROM.(od tega bo programirana FPGA)

 

[harryzhu]

Sem končal za sintetiziranje in se netlist, vendar sem nekaj, da je spremenjen, tako da sem prost formalnost narediti uradnega preverjanja, po tem moram storiti FPGA preverjanje netlist ravni vrata, ampak kako naj ga prenesemo?

Prebral sem netlist neposredno qu (at) rtus, končal celoten tok in spali v FPGA.Ta korak se zdi, kot tudi ne čas info, tako da nima več smisla.

Ne vem, če obstaja nekaj orodij za to je, kot je prevajalnik FPGA ali drugo.Če imate take izkušnje, bi radi pomagali in mi dal nekaj nasvetov?Hvala za vašo pomoč

Lep dan!

S spoštovanjem,

Harryzhu