kako pisati spodaj verilog kodo v VHDL

[tarkyss]

b = (1'b1);
je konstanta opredeljeno z "define
b je std_logic_vector
na primer
= 4
takrat
b = 1111

 

[news]

ABB wprowadziła do sprzedaży dwa nowe modele robotów paletyzujących: lekkiego i szybkiego robota IRB 460 oraz robota paletyzującego IRB 760 o bardzo dużym udżwigu.

Read more...

 

[Samer El-Saadany]

Mislim, da bi to delo, če je konstanta vnaprej določen v paketu ali kaj takega

signal b: std_logic_vector (-1 downto 0);

for i in 0 do 1-loop
b (i) <= '1 ';
end loop;upanje, da bi pomagal ;-)

 

[bruhanje]

Kot je navedeno zgoraj, morate uporabiti stalen pri opredelitvi b:

signal b: std_logic_vector (-1 downto 0);

Potem ni treba več uporabljati, lahko le napišeš:

b <= (drugi => '1 ');

Poglej za "skupno", v vsakem dobrem VHDL tutorial.

 

[presto]

ali pa preprosto

signal b: std_logic_vector (-1 downto 0): = (drugi => '1 ');