Kako opredeliti ure v mojem primeru?

[laughlatest]

Živjo, vsi:

Ure v moji design je:
Zunanji input CLK0 je lahko 32MHz ali 64MHz, ki je izbrana s clk_sel pin.
CLK0 skozi PLL, da postane 64MHz CLK1.

Nato s pomočjo clk_sel, bodisi CLK1 ali CLK0 je izbran kot CLK2, ki služi kot koren ura sistema.Diagram je prikazan kot spodaj.
CLK0 -> PLL -> CLK1;
CLK2 = clk_sel?CLK1: CLK0;

Potem, kako opredeliti omejitve glede ure?
Ali jaz raba set_case_analysis nastaviti clk_sel bodisi 0 ali 1, in opravlja analize neodvisno?

Po drugi strani,
Obstajajo PLL in MUX med CLK0 in CLK2 v primeru clk_sel = 1, medtem ko je samo v primeru MUX clk_sel = 0, tako različne opredelitve input_delay morda potrebni za ta dva primera?

Hvala vnaprej!
laughlatest

 

[kulyapinav]

Živjo,

Ne vem, približno tok Synopsis, vendar morate uporabljati set_clock_latency namesto input_delay za ure v Encounter na tok.

Naslednje vprašanje je, "kaj je kraj, ura root?".Odgovor je odvisen od izbrane archirecture.Ali cotstraint izhodno zatiči?Mislim, si od zunaj sistema, ki mora sinhronizacije delo z vašim die (uporablja isto uro brati iz vašega umre)?Če ne, lahko uporabite PLL output (ali MUX output) kot Root nastale ure.

Če je odgovor "da", ura, lahko drevo je lahko bolj zapleteno.

Ali bi lahko več informacij o celotnem sistemu, ki uporablja vaš umreti?

PS Multiplexed ure so zelo pogosto uporabljajo, tako da poskusite to google (ex: http://www.altera.com/search?output=xml_no_dtd&sort=date% 3AD% 3al% 3Ad1 & client = www_frontend & proxystylesheet = www_frontend & ie = UTF-8 & oe = UTF - 8 & site = www & q =% 20clock MUX)

 

[laughlatest]

Hi, kulyapinav:

Hvala za vašo prijaznost.

Seveda, moj čip mora zagotoviti referenčni vzorčenja uro na zunanje AD in DA.Ampak ura tudi prihaja iz proizvodnje MUX, pa ne samo vložek ure.
Jaz sem sprašujem, ali to dejstvo poenostaviti problem do neke mere.

Če izberem izhod MUX kot ura root, potem kako bo sintezo orodje ročaj pot od CLK0 (input pin CLK) za izhod MUX?
(Za referenco PLL prihaja iz 3-rd stranka IP, MUX je posebna celica za ure multipleksiranje izbor prihaja od prodajalca tehnologije knjižnice).
In v tem primeru, kako uporabljati set_clock_latency?

Hvala vnaprej
laughlatest

 

[kulyapinav]

Živjo,
Ne smete preskočiti CLK pristanišče sploh.
Mislim naslednje:
create_clock-name CLK0 [get_ports CLK] ....
create_generated_clock \
-name CLK1 \
-source [get_ports CLK] divide_by-1 \
-master_clock [get_clocks CLK0] \
-dodamo [get_pins PLL / OUT]
set_case_analysis 1 [get_ports PLL_selection]
set_clock_latency $ some_nubmer CLK0
set_clock_latency $ some_number CLK1

Zato bi bilo delo za FE.In, če dela za vas, lahko uporabite PLL output pin kot koren drevesa CLOCK med BACK-END, namesto da mora vključevati PLL makro v Physical (razmnožujejo) Clock Tree.

 

[laughlatest]

Živjo,

Hvala veliko.
Mislim, da bo vaš predlog dela za mene v primeru clk_sel = 1.Jaz bom samo poskusil.
Ena stvar je treba pojasniti: V mojem design, PLL se uporablja za dvojni urni frekvenci.
Ko clk_sel = 0, CLK0 je 64MHz ura in uporabiti kot sistemsko uro neposredno,
ko clk_sel = 1, CLK0 je 32MHz ura in prevedena v 64MHz PLL, ki ga, potem pa se uporablja kot sistemsko uro.

No, jaz sem radoveden, zakaj je PLL output pin, namesto proizvodnje MUX pin,
, ki se uporabljajo kot koren CTS.
Kot veste, v primeru clk_sel = 0, PLL output pin se ne uporablja nekako!

In tudi na vaš predlog, zakaj ni nobene potrebe po "set_case_analysis 0"?

S spoštovanjem

 

[kulyapinav]

Citat:

No, jaz sem radoveden, zakaj je PLL output pin, namesto proizvodnje MUX pin,

, ki se uporabljajo kot koren CTS.

Kot veste, v primeru clk_sel = 0, PLL output pin se ne uporablja nekako!

 

[laughlatest]

Hi, kulyapinav

Hvala toliko!
Zdaj mislim, da moraš razumeti vaš predlog pravilno.
Osredotočanje na optimizacijo poti s PLL zdi primerno, da se mi.

Celice MUX (MUX2CK) prihaja iz prodajalca knjižnica, in je specifična za preklapljanje ure,
tudi jaz mislim, da se ni treba skrbeti za to.

Toda, ko gre za odnos med uro latency in skupino stroškov,
pravzaprav ne vem veliko o it.Would vi prosim dajte mi kratko in jasno
razlaga?

S spoštovanjem

 

[iwpia50s]

laughlatest, lahko določite uro na MUX proizvodnje, ampak kako boste popraviti ubil pred MUX?Vi pošteno potreba CTS orodje, ki lahko ročaj multimode.Moral bi pogledati v uporabo Azuro's powercentric, lahko to ravnovesje ure v obeh načinih.

Mimogrede pa vaši PLL ima čas model z vsemi loka časovno opredeljena?Če je tako potem bi morali imeti možnost opredeliti samo CLK0.

 

[laughlatest]

iwpia50s,

Hvala.
Moj projekt je netlist znak-off projekt, BE naloga je, out-sourcing na 3. strani design house,
ki nam tehnologija lib in tudi PLL IP itd
Torej sem jaz sprašujem, ali se lahko poenostavi moje FE nalogo, kolikor je to mogoče, in potisnite stvari
družbi BE.Kakorkoli že, so strokovnjak za reševanje teh stvari .^-^.
Mogoče sem samo preveč optimistična glede tega.

Glede na moje razumevanje, morda nimam treba najti ravnovesje ure na dva načina,
ker se jih ne uporabljajo istočasno.
Če so vse vhodno / izhodne povezane s proizvodnjo MUX, zakaj se ravnotežje med ure v dveh
načine lahko skrbeli govoriš?

B & R
laughlatest

 

[kulyapinav]

hi iwpia50s,
Pravzaprav nad timimg omejitve (root ura je opredeljen na izhod PLL ali izhod MUX) se v celoti sprejemljiva za BE (I uporabite ta tok pogosto. Uporabljam Cadence Encounter BE orodje set). Lahko preprosto določi ubil PRED MUX preko max_transition omejitev uporabe .

hi laughlatest,
ura latence je zamuda ure drevesa (drevo varovalnih in celic inverter).Ura drevo sinthesizer orodje poskuša izenačiti vseh lokalnih latenco (zamuda od korena do ure vsak FF), na tak način, tako CLK signal prispe vsa FFS ob istem času.Neskladje v lokalnih latencies je skew ali negotovost parameter.Torej, če skew = 0ps, ure prispe vsa FFS v istem času (globalno latency = vsaka lokalna latency).
reg2reg stroškov skupine
Registracija-register podatkov, poti so nujno independed na prikritost.V primeru, če skew! = 0, reg2reg podatkov poti odvisni skew vrednosti, in ne odvisna od latence (vsak je preprost: samo abs (uvedba ura zamude - cupture ura zamude) = skew).

Input-register stroškov skupine
Ta strošek skupina je poseben primer reg2reg (deduje skupnem reg2reg paradigme) - začne ura zamude vrednost je input pad / pristanišče takoj in ne takrat ura drevo lokalni zamudo.Na ta način, tako da ste le zajem FF in pristanišče vložek je enakovreden začetek FF

register-output stroškov skupine
To je poseben primer reg2reg preveč, vendar morate začeti FF in pristanišče proizvodnja namesto zajemanja FF

Torej, lahko zelo enostavno ekstrapolirati reg2reg setup stiskani in2reg za izračun stroškov in reg2out skupine.